我想实现如下的逻辑功能:
如果a产生了一个时钟周期的脉冲,那么b则输出一个长达2或3个时钟周期的脉冲(即产生一个脉冲展宽的信号)
要求不能用计数器实现(我感觉用计数器来描述代码还是有点多,我想应该有更简洁的描述)
如何用VHDL或Verilog最简洁地描述出一种逻辑功能(详见正文)
7楼
becoll能再说清楚一些吗?
信号a与系统时钟间的关系?a的脉宽是几个时钟?a是同步的,还是异步的?
不同的情况,要考虑的内容不同。
信号a与系统时钟间的关系?a的脉宽是几个时钟?a是同步的,还是异步的?
不同的情况,要考虑的内容不同。
9楼
对于“a是同步的”的理解是:假设是上升沿同步,当用时钟对a锁存时,锁存到的是a的上一个状态值。
基本思路,用CLK下降沿对a做半个时钟延迟得到a_halfdelay,用CLK上升沿对a做一个时钟延迟得到a_onedelay,对a、a_onedelay、a_halfdelay相或即可得到b信号
程序如下:
always @( posedge CLK )
a_onedelay <= a;
always @( negedge CLK )
a_halfdelay <= a;
b = a | a_onedelay | a_halfdelay;
预计的波形如下(未仿真)
——回复可见内容——
如果这种方法有什么不正确或不合理之处,欢迎指出。如果还有什么方法,也可以一起讨论
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