本规范的目的是提高书写代码的可读性、可修改性、可重用性,优化代码综合和仿真的结果,指导设计工程师使用VerilogHDL规范代码和优化电路,规范化可编程技术部的FPGA设计输入,从而做到:① 逻辑功能正确,②可快速仿真,③ 综合结果最优(如果是hardware model),④可读性较好。
中文PDF,共5页。
Verilog代码书写规范Release.pdf
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