实验名称：基于CPLD的24秒倒计时
实验概要：完成功能：通过数码管显示24秒的计时状态，当到计时到00时蜂鸣器响，按键有一个暂停。后续完善
关注这个CPLD的DIY很久了，以前学过的51，STM32等都是C语言编程，虽说有一定的编程基础，但Verilog
HDL是初次接触，想通过贵网站的DIY活动实现这个实验，能熟练掌握CPLD对各种外设、总线的操作。自己的方向是高速数据采集，也想为以后的FPGA
学习打下基础。希望我能从这次活动中有所收获。
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自己参与DIY cpld
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