使用FPGA芯片做多光栅尺读数，自制PCB板，Verilog程序写好编译成功，使用signaltap调试，部分程序RTL连接图如图1，在头文件中把其中一个线的声明注释掉就可以在可以在signaltap中出现输入波形（图二）。。。。不注释掉就没有输入波形（如图三），输出情况相同但是因为头文件里一个线有没有注释掉就影响了输入的波形，而且仅仅是受这条代码影响，百思不得其解。。。。。应该不是硬件问题，望大神解答!
图一：部分RTL图以及被迫注释掉的线
图二：头文件中把其中一条线注释掉之后能正常读入波形
图三：不注释掉就读不入波形
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