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如何用VHDL写Testbench（分享）

Jason_Zhang
高工
2009-12-18 20:29:01     打赏

                                                                如何用VHDL写Testbench
        VHDL作为硬件描述语言，可以实现仿真测试，包括RTL门级仿真和布线布局后仿真。通过仿真，可以很容易验证VHDL程序以及其描述硬件的正确性。本章将讲述如何建立VHDL程序的仿真模型和平台，以及VHDL语言的具体仿真过程。

        做仿真，Testbench是王道。个人觉得还是用Verilog写比较方便。

中文PDF，共15页

文件比较大，压了5个包。
如何用VHDL写TESTBENCH.part1.rar
如何用VHDL写TESTBENCH.part2.rar
如何用VHDL写TESTBENCH.part3.rar
如何用VHDL写TESTBENCH.part4.rar
如何用VHDL写TESTBENCH.part5.rar

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关键词： 何用     Testbench     分享    

Jason_Zhang
高工
2010-07-20 13:09:37     打赏
2楼

因为是分卷压缩包，所以要求文件名前面要一样，最后一个数字是递增的，否则无法解压。

你把文件名一次改为 1、2、3、4 就可以解压了


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