这些小活动你都参加了吗?快来围观一下吧!>>
电子产品世界 » 论坛首页 » DIY与开源设计 » 电子DIY » 时钟源三分频 程序有点不明白 求助

共1条 1/1 1 跳转至

时钟源三分频 程序有点不明白 求助

助工
2013-07-18 16:22:04     打赏

reg[1:0] state;

reg clk1;

  always@(posedge clk or negedge reset)

     if(!reset)

         state<=2'b00;

     else(state)

        2'b00:state<=2'b01;

        2'b01:state<=2'b11;

        2'b11:state<=2'b00;

        default :state<=2'b00;

  endcase

always@(negedge clk or negedge reset)

if (!reset)

clk1<=1'b0;

else 

clk1<=state[0]; //  这行和下行的代码是神马意思 

assign clk_out=state[0]&CLK1;//






关键词: 时钟     三分     程序     有点     明白     求助    

共1条 1/1 1 跳转至

回复

匿名不能发帖!请先 [ 登陆 注册 ]