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Synopsys&Mentor

菜鸟
2003-11-13 17:06:00    评分
Synopsys工具介绍(一)                VCS   VCS是编译型Verilog模拟器,它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能,其出色的内存管理能力足以支持千万门级的ASIC设计,而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法,具有高性能、大规模和高精度的特点,适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成,并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面,它提供了对模拟结果的交互和后处理分析。 Vera   Vera验证系统满足了验证的需要,允许高效、智能、高层次的功能验证。Vera验证系统已被Sun、NEC、Cisco等公司广泛使用以验证其实际的产品,从单片ASIC到多片ASIC组成的计算机和网络系统,从定制、半定制电路到高复杂度的微处理器。Vera验证系统的基本思想是产生灵活的并能自我检查的测试向量,然后将其结合到test-bench中以尽可能充分测试所设计的电路。Vera验证系统适用于功能验证的各个层次,它具有以下特点:与设计环境的紧密集成、   启发式及全随机测试、数据及协议建模、功能代码覆盖率分析。   Synopsys公司刚刚推出了新的混合形式验证工具Magellan。Magellan将新的高性能形式工具引擎和内置VCS仿真工具引擎的强大能力相结合,以帮助工程师,发现可能掩藏于设计深层的需要仿真几千个周期才能发现的设计错误。Magellan独特的混合型结构的设计考虑,是为了处理数百万门级的设计和提供排除了会产生不利影响的误报之后的确定性结果。新增的Magellan通过实现层次化验证(一种可以使设计的设定和断言功能重复使用的强大的可验证设计技术),加强了Synopsys 的Discovery?验证平台的能力。Magellan支持用Verilog 和VHDL所做的设计,并被构建成符合正在成熟的SystemVerilog标准的工具。   Magellan的混合型结构使得这一工具能够在大规模的数百万门级设计中应用形式验证技术。这一结构独特地将VCS达到设计深层的能力和形式验证引擎进行高级数学分析的能力相结合,来进行寻找设计错误的工作。将Magellan内置的VCS和形式验证引擎相互适应地和明确地彼此利用,使得设计者能够发现可能掩藏于深层设计需要几千个仿真周期才能发现的情况复杂的设计错误,从而节省了时间并减少了反复次数。   Magellan通过排除会产生不利影响的误报并发送确定性结果,进一步提升验证能力。与传统的寄存器转换级(register transfer level ,RTL)形式验证工具不同的是,Magellan帮助确保通过使用其内置的VCS引擎对其形式工具引擎所发现的特性违反进行验证,使这些特性违反在被报告之前,能够在真实仿真环境中被复制。   新增了Magellan之后,现在Synopsys的Discovery 验证平台实现了层次化验证,这是强大的DFV(可验证设计)技术,其中通过VCS 和Vera将模块级设定和断言作为芯片级监控手段自动地重复使用。这一在统一验证平台下进行层次化验证的能力,确保了设计设定的彻底验证,同时提升了设计者的整体验证能力和水平。                                 top Synopsys工具介绍(二)                  1. LEDA   LEDA?是可编程的语法和设计规范检查工具,它能够对全芯片的VHDL和Verilog描述、或者两者混合描述进行检查,加速SoC的设计流程。 LEDA预先将IEEE可综合规范、可仿真规范、可测性规范和设计服用规范集成,提高设计者分析代码的能力。 3.Scirocco   Scirocco是迄今为止性能最好的VHDL模拟器,并且是市场上唯一为SoC验证度身定制的模拟工具。它与VCS一样采用了革命性的模拟技术,即在同一个模拟器中把节拍式模拟技术与事件驱动的模拟技术结合起来。Scirocco的高度优化的VHDL编译器能产生有效减少所需内存,大大加快了验证的速度,并能够在一台工作站上模拟千万门级电路。这一性能对要进行整个系统验证的设计者来说非常重要。 5. Physical Compiler   Physical Compiler?解决0.18微米以下工艺技术的IC设计环境,是Synopsys物理综合流程的最基本的模块,它将综合、布局、布线集成于一体,让RTL设计者可以在最短的时间内得到性能最高的电路。 通过集成综合算法、布局算法和布线算法。在RTL到GDS II的设计流程中,Physical Compiler向设计者提供了可以确保即使是最复杂的IC设计的性能预估性和时序收敛性。 6. ClockTree Compiler   ClockTree Compiler是嵌入于Physical Compiler的工具,它帮助设计者解决深亚微米IC设计中时钟树的时序问题。它不仅能够简化设计流程,而且可以极大的提高时钟树的质量:对于插入延时有5%-20%的改进,对时钟偏移有5%-10%的改进。 7. DC-Expert   DC得到全球60多个半导体厂商、380多个工艺库的支持。据最新Dataquest的统计,Synopsys的逻辑综合工具占据91%的市场份额。   DC Expert是十二年来工业界标准的逻辑综合工具,也是Synopsys最核心的产品。它使IC设计者在最短的时间内最佳的利用硅片完成设计。它根据设计描述和约束条件并针对特定的工艺库自动综合出一个优化的门级电路。它可以接受多种输入格式,如硬件描述语言、原理图和网表等,并产生多种性能报告,在缩短设计时间的同时提高设计性能。 8. DC Ultra   对于当今所有的IC设计,DC Ultra? 是可以利用的最好的综合平台。它扩展了DC Expert的功能,包括许多高级的综合优化算法,让关键路径的分析和优化在最短的时间内完成。在其中集成的Module Compiler数据通路综合技术, DC Ultra利用同样的VHDL/Verilog流程,能够创造处又快又小的电路。 9. DFT Compiler   DFT Compiler®提供独创的“一遍测试综合”技术和解决方案。它和Design Compiler、Physical Compiler系列产品集成在一起的,包含功能强大的扫描式可测性设计分析、综合和验证技术。DFT Compiler可以使设计者在设计流程的前期,很快而且方便的实现高质量的测试分析,确保时序要求和测试覆盖率要求同时得到满足。DFT Compiler同时支持RTL级、门级的扫描测试设计规则的检查,以及给予约束的扫描链插入和优化,同时进行失效覆盖的分析。 10. Power Compiler   Power Compiler®提供简便的功耗优化能力,能够自动将设计的功耗最小化,提供综合前的功耗预估能力,让设计者可以更好的规划功耗分布,在短时间内完成低功耗设计。Power Compiler嵌入Design Compiler/Physical Compiler之上,是业界唯一的可以同时优化时序、功耗和面积的综合工具。 11. FPGA Compiler II   FPGA Compiler II是一个专用于快速开发高品质FPGA产品的逻辑综合工具,可以根据设计者的约束条件,针对特定的FPGA结构(物理结构)在性能与面积方面对设计进行优化,自动地完成电路的逻辑实现过程,从而大大降低了FPGA设计的复杂度。FPGA Compiler II利用了特殊的结构化算法,结合高层次电路综合方法,充分利用复杂的FPGA结构将设计输入综合成为满足设计约束条件,以宏单元或LUT为基本模块的电路,可以多种格式输出到用户的编程系统中。FPGA Compiler II为FPGA设计者提供高层次设计方法,并为IC设计者用FPGA做样片而最后转换到ASIC提供了有效的实现途径。 12. PrimeTime   PrimeTime是针对复杂、百万门芯片进行全芯片、门级静态时序分析的工具。PrimeTime可以集成于逻辑综合和物理综合的流程,让设计者分析并解决复杂的时序问题,并提高时序收敛的速度。PrimeTime是众多半导体厂商认可的、业界标准的静态时序分析工具。 13. Formality   Formality 是高性能、高速度的全芯片的形式验证:等效性检查工具。它比较设计寄存器传输级对门级或门级对门级来保证它没有偏离原始的设计意图。在一个典型的流程中,用户使用形式验证比较寄存器传输级源码与综合后门级网表的功能等效性。这个验证用于整个设计周期,在扫描链插入、时钟树综合、优化、人工网表编辑等等之后,以便在流程的每一阶段都能在门级维持完整的功能等效。这样在整个设计周期中就不再需要耗时的门级仿真。将Formality和PrimeTime这两种静态验证方法结合起来,一个工程师可以在一天内运行多次验证,而不是一天或一周只完成一次动态仿真验证。 14. ASTROTM   Astro是Synopsys为超深亚微米IC设计进行设计优化、布局、布线的设计环境。Astro可以满足5千万门、时钟频率GHz、在0.10及以下工艺线生产的SoC设计的工程和技术需求。Astro高性能的优化和布局布线能力主要归功于Synopsys在其中集成的两项最新技术:PhySiSys和Milkyway DUO结构。 15.APOLLO-IITM   Apollo-II是世界领先的VDSM布局布线工具。它能对芯片集成系统的VDSM设计进行时序、面积、噪声和功耗的优化。Apollo-II的优点: → 使用专利布局布线算法,产生出最高密度的设计 → 使用先进的全路径时序驱动的布局布线、综合时钟树算法和通用时序引擎,获得快速时序收敛 → 与Saturn和Mars一起使用,可提供对时序、功耗和噪声的进一步优化 → 应用了如天线和连接孔等先进特性,能适应VDSM的工艺要求 → 高效强大的ECO管理和递增式处理,确保最新的设计更改能快速实现 16.MARS-RAILTM   Mars-Rail用于功耗和电漂移的分析和优化,以完成低功耗高可靠性的设计。它将自动在Apollo-II的布局布线中起作用。Mars-Rail的优点: 17.MARS-XTALKTM   Mars-Xtalk可以进行充分的串扰分析,并能够进行防止串扰发生的布局和布线,解决超深亚微米芯片设计中的信号完整性问题。 18-19 COSMOS LE/SETM   Synopsys的Cosmos解决方案可以进行自前向后的混合信号、全定制IC设计。它可以很好的处理自动化的设计流程和设计的灵便性,使得设计周期可以缩短数周甚至几个月。CosmosLE提供了一个基于Milkyway数据库的完整物理IC设计环境,同时可以无缝集成,动态交互操作所有Synopsys公司领先的物理设计工具。同时,CosmosSE还提供了一个易用的、基于Synopsys仿真工具的仿真环境,可以让设计者从不同的抽象层次来分析电路是否符合要求。 20.HERCULES-IITM   作为物理验证的领先者,Hercules-II能验证超过1亿只晶体管的微处理器、超过1000万门的ASIC和256MB的DRAM,推动技术前沿不断进步。Hercules通过提供最快的运行时间和高速有效的纠错(debugging)来缩短IC设计的周期。它综合且强大的图形界面能迅速帮助设计者发现并处理设计错误。Herculus具有进行层次设计的成熟算法,进行flat processing的优化引擎和自动确定如何进行每个区域数据处理的能力—这些技术缩短了运行时间,提高了验证的精确度。 21.NanoSim (STAR-SIMXT)   NanoSim集成了业界最优秀的电路仿真技术,支持Verilog-A和对VCS仿真器的接口,能够进行高级电路仿真的工具,其中包括存储器仿真和混合信号的仿真。通过Hierarchical Array Reduction (HAR)技术,NanoSim 几乎可以仿真无限大的仿真存储器阵列。   Star-SimXT 是一个准确、高容量、高绩效、易用的瞬态电路仿真软件。Star-SimXT 能够处理超过500万电路元件的设计,提供的电流电压波形图与SPICE结果的误差小于5%,而它的仿真速度比 Spice 快 10 到 1000倍。Star-SimXT 可以采用现有的 Spice 模型。 22.STAR-HSPICETM   Star-Hspice 是高精确度的模拟电路仿真软件,是世界上最广泛应用的电路仿真软件,它无与伦比的高精确度和收敛性已经被证明适用于广泛的电路设计。Star-Hspice 能提供设计规格要求的最大可能的准确度。 23.STAR-RCXTTM   Star-RCXT用来对全新片设计、关键网以及块级设计进行非常准确和有效的三维寄生参数提取,Star-RCXT还可以提供内建的电容电阻数据压缩,延时计算以及噪声分析。Star-RCXT 提供层次化处理模式以及分布式处理模式以达到最高处理量。Star-RCXT紧密结合于Synopsys、SinglePass 流程。 24.TetraMAX ATPG   TetraMAX? ATPG是业界功能最强、最易于使用的自动测试向量生成工具。针对不同的设计,TetraMAX可以在最短的时间内,生成具有具有最高故障覆盖率的最小的测试向量集。TetraMAX支持全扫描、或不完全扫描设计,同时提供故障仿真和分析能力。 25. DesignWare   DesignWare是SoC/ASIC设计者最钟爱的设计IP库和验证IP库。它包括一个独立于工艺的、经验证的、可综合的虚拟微架构的元件集合,包括逻辑、算术、存储和专用元件系列,超过140个模块。DesignWare和Design Compiler的结合可以极大地改进综合的结果,并缩短设计周期。   Synopsys在DesignWare中还融合了更复杂的商业IP(无需额外付费)目前已有8051微控制器、PCI,PCI-X,USB2.0,MemoryBIST,AMBA SoC结构仿真,AMBA总线控制器等IP模块。    DesignWare中还包括一个巨大的仿真模型库,其中包括170,000多种器件的代时序的功能级仿真模型,包括FPGAs (Xilinx, Altera,…), uP, DSP, uC, peripherals, memories, common logic, Memory等。还有总线(Bus-Interface)模型PCI-X,USB2.0,AMBA, Infiniband, Ethernet, IEEE1394等,以及CPU的总线功能仿真模型包括ARM, MIPS, PowerPC等。                                           top



关键词: Synopsys     Mentor     工具     能力     门级         

菜鸟
2003-11-13 17:07:00    评分
2楼
Mentor ---ASIC /SOC 设计工具介绍(一)              ASIC是极其重要的小型化技术,它有着低成本、高可靠性、高保密性等特点。随着微电子技术的发展,ASIC的规模越来越大,加工工艺已进入深亚微米,深亚微米技术的发展,集成电路(ASIC)的规模越来越大,集成千万门的片上系统(SOC)已经成为现实。由于SOC难以置信的复杂性,SOC的设计要求多种技术领域多方面的专业技术知识。从RTL级的设计描述到IP的内嵌,从功能验证到DFT,从模拟和混合信号(AMS)仿真到深亚微的物理实现。无论是逻辑设计还是物理实现,SOC设计均要求新的设计方法和设计手段,贯彻于整个设计过程中,以降低设计的风险。随着竞争的日益加剧,降低设计成本、尽快将产品推向市场比以前任何时期更重要。Mentor Graphics 提供功能强大的设计工具以及良好的技术服务和支持,帮助您解决最具挑战性的最复杂的SOC设计和验证所面临的问题。  【设计仿真与验证工具】   ModelSim :HDL语言仿真器 是工业界最优秀的语言仿真器,它提供最友好的调试环境,支持PC和UNIX平台,是唯一的单一内核支持VHDL和Verilog混合仿真的仿真器。是作FPGA、ASIC设计的RTL级和门级电路仿真的首选,它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真,编译仿真速度业界最快,编译的代码与平台无关,便于保护IP核,个性化的图形界面和用户接口,为用户加快调错提供强有力的手段。全面支持VHDL和Verilog语言的IEEE 标准,以及IEEE VITAL 1076.4-95 标准,支持C语言功能调用, C的模型,基于SWIFT的SmartModel逻辑模型和硬件模型。 主要特点:  → 采用直接编译结构,编译仿真速度最快;  → 单一内核无缝地进行VHDL和Verilog混合仿真;  → 与机器和版本无关,便于数据移植和库维护;  → 与机器无关的编译代码编于保护和利用IP;  → 简单易用和丰富的图形用户界面,快速全面调试;  → Tcl/Tk用户可定制仿真器;  → 完全支持VHDL/Verilog国际标准;  → 支持众多的ASIC和FPGA厂家库;  → 集成的Performance analyzer分析性能瓶颈,加速仿真;  → 集成的Code coverage提高整体的验证效率;  → 与HDL Designer Series和LeonardoSpectrum一起构成完整的HDL ASIC/FPGA设计流程。 【SST Velocity 静态时序分析工具】   SST Velocity静态时序分析工具在大规模ASIC的sign-off过程中扮演着不可或缺的重要角色。它使用的是基于节点的先进专利算法,其独有的增量分析功能改变了传统的迭代调试过程:在时序参数改变的情况下,它只分析受到影响的设计单元,而不是整个设计,这在ASIC复杂性迅速上升的情况下非常重要。它无需繁琐的设置就可以对多时钟复杂系统进行自动化分析,如:自动识别出多个时钟域、自动检测分析分频时钟和门控时钟、自动检测和删除虚假路径、精确的偏移计算等。SST Velocity提供了非常友好的使用界面,易学易用,如: 通过图形界面自动跟踪丢失的分析信息的源泉;通过关联的原理图,层次图和报告窗口快速调试时序错误 ; 可直接读 入Design Compiler的文件和库模型无缝集成到标准格式的网表(VHDL ,Verilog和EDIF , SDF)、使用TCL界面等。  主要特点:  → 独有的增量分析功能,可以大大减少验证调试时间;  → 独有的What-if分析可以快速的比较不同的设计理念,实现芯片性能最佳化;  → 独有的自动异步时钟分析技术可以大大简化多时钟复杂系统的验证工作;  → 易学易用,加速了设计验证的效率;  → 开放的数据接口可以使SST Velocity无缝集成到标准设计流程中;  → 其性能随电路规模仅呈线形增长,这完全可以满足下一代设计的要求 【FormalPro 高容量SOC设计的形式验证工具】   随着百万门的SOC和ASIC设计的复杂度越来越高,设计验证要求处理的速度和容量,复杂度迅速增加,并且要求具有强大的可调试能力。FormalPro提供比仿真快的多的验证方式。它支持RTL和门级电路,可以在几分钟验证综合,DFT测试插入,时钟树综合,和ECO变化,而动态仿真则要数小时甚至几天。不需要仿真向量即可使你充分验证设计,当发现区别时,FormalPro提供强有力的调试手段确定原因,自动对应到相应电路,大幅度缩短调试时间。  主要特点:  → 比动态仿真快几个数量级,缩短产品上市时间;  → 高度的覆盖率使您对设计充满信心;  → 标准的VHDL、Verilog接口适应任何设计;  → 对门级电路不需要额外的库;  → 随设计增大所需内存只是线性增加可以验证千万门设计;  → 不需要重新划分层次即可对整个设计验证;  → 超强的调试能力,快速诊断设计差别并定位和图形化显示 【Seamless CVE: 软/硬件协同验证环境】   Seamless CVE是Mentor Graphics推出的嵌入式系统软/硬件协同验证解决方案。通常,嵌入式软件的开发会滞后于硬件开发,特别是软/硬件的集成调试,必须等到物理原型生产出来以后。所以无法在设计的早期发现软/硬件接口之间的问题。一旦硬件原型有错,修改后还必须从新生产,然后再进行调试。整个设计过程排错困难,周期长,投入高。Seamless CVE将嵌入式软件开发工具和逻辑仿真器结合起来,使项目开发小组在物理原型(电路板或芯片)生产出来之前,就能够使用同一个系统模型进行高性能的软/硬件协同验证,使软件和硬件开发成为并行的过程,从而及早发现并改正软/硬件接口中的错误,缩短设计周期,减少投入。Seamless CVE还可以按照用户的配置来运行,使设计人员既能在需要时观测到所有的软/硬件交互细节,也能通过不同的优化策略来加速软件代码的执行,提高协同验证的效率。  主要特点:  → 缩短嵌入式系统(板上系统和片上系统)的开发周期。  → 减少硬件原型的设计反复次数。  → 加速设备驱动程序和硬件诊断程序的调试。  → 无须更改软/硬件设计。  → 拥有专利的一致性存储器服务器和动态优化技术能够提供最佳的协同验证性能。  → 支持业界主要的微处理器和控制器模型。  → 接口开放,能够集成第三方的设计和验证工具。 【Celaro: 高速硬件仿真器】    Celaro是Mentor Graphics推出的第二代高速硬件仿真器,是业界最高性能的硬件仿真器。设置和编译时间太长是传统硬件仿真器的致命弱点。Celaro的编译器能自动完成大部分在其他硬件仿真器中必须用手工方式完成的操作,加快了设置过程。它以1M门/小时的速度把设计划分到物理硬件上,比基于FPGA的商用硬件仿真器快一个数量级。Celaro独特的结构充分体现了硬件仿真器速度快的优点,仿真速度可以达到1MHz到5MHz。    Celaro是一个模块化的系统,有五种配置方案,提供1到192个扩展槽。每个扩展槽可插入各种类型的电路板,如:加速验证板(AVB)、存储器板、通用(GP)板或I/O板。一个带有192个扩展槽的系统,如果插满AVB板,将提供26M门的净仿真容量,外加大约4.25MB的内建8端口可编程存储器模块。Celaro能非常灵活地进行存储器建模,并提供多种方法支持设计重用和IP。   Celaro克服了传统硬件仿真器可观测性差的缺点,任何时候都可以选中设计信号,并将其拖进波形窗口中进行观测,而无须在编译前指定信号探针。它的“Built-in-Silicon”逻辑分析能力使隔离并查找设计问题的过程变得更容易更迅速。Celaro提供基于C语言的API/PLI接口,支持C、VHDL和Verilog协同仿真。高效的图形用户界面能极大地提高设计人员的效率。   Celaro为ASIC、IC、系统设计以及软硬件早期集成提供了加速验证手段,可以在自顶向下的ASIC/IC和系统设计过程的各个阶段中使用。具有多种模式,如:RTL验证加速模式、HDL协同仿真模式、C语言测试平台模式、独立仿真模式、高速回归测试模式、软硬件协同验证模式、虚拟芯片验证模式等。 主要特点:  → 仿真准备时间短,仿真速度快。  → 设计容量大,可容纳多达26M门,操作方式灵活,支持设计重用和IP。  → 高效图形用户界面,可观测所有网表,强大的分析功能,高效的控制语言。  → 提供RTL验证,联合仿真,软件测试,在线仿真和虚拟样机。  → 提供一流的编译和控制软件。  → 可靠性高,资源可以共享,保护用户投资。                                     top    Mentor ---ASIC /SOC 设计工具介绍(二)         【设计输入工具】   HDL Designer Series :图形化的设计输入和流程管理工具   HDL Designer Series 包括下面的系列产品:  → HDL Author 设计创建。文本方式包括方框图编辑和IBD(基于接口设计〕,图形方式包括方框图编辑和有限状态机,流程图,真值表方式。  → HDL Pilot 设计管理。通过设计数据管理和版本管理,与仿真和综合工具的集成以及自动化的流程管理管理整个项目。  → HDL Detective 设计分析,可视化和文档功能 。HDL2Graphics分析设计的层次并可转换为易懂的图形描述,通过OLE 功能输出到文档。  → HDL Designer 包括所有上述特性外加仿真分析   HDL Designer Series 为提高设计效率和设计质量提供了无比的灵活性的手段和功能。通过图形化,文本或者两者的组合结合IP的引入快速高效的创建 设计,HDL可视化和统一的HDL风格和文档能力,版本管理为团队设计提供乐基础,全面的VHDL、Verilog和mixed-HDL支持适应百万门的FPGA,ASIC和SoC设计。与仿真工具如ModelSim集成提供更进一步的调试特性,与综合工具如Design Compiler 或LeonardoSpectrum结合进行大规模的ASIC和FPGA 设计提供超强的设计输入和调试功能。 【ASIC/FPGA逻辑综合】   Leonardo Spectrum & Leonardo Insight --- ASIC和FPGA的综合和分析环境   Leonardo Spectrum 是一个提供共同的的CPLD、FPGA、ASIC高级综合策略和用户界面的设计环境。它的集成设计环境提供HDL设计输入、逻辑综合、和 与FPGA厂商集成的布局布线。Leonardo提供了综合后和综合前的设计分析验证选项,例如时序分析,综合前后的图形产生,以及与工艺相关的带时延的网表,与标准的VHDL/Verilog仿真器的接口。  主要特点:  → 支持百万门的设计。先进的团队设计,基于模块的与布局布线紧密结合的增量设计,    保证了大规模设计的最优结果;  → 对ASIC/FPGA/CPLD有相同的界面,同一个脚本,节省学习不同工具的时间;  → 语言无关。混合的VHDL、Verilog、EDIF设计环境保证设计复用,容易引入IP;  → HDL Inventor。快速产生优化的HDL代码,引入IP的模板;  → 功能强大,容易使用。对大规模的设计提供高速和高效、高质量的结果;  → F.A.S.T优化。针对工艺的特定的优化保证设计结果达到最小化和最快化;  → &R 集成。 简化布局布线任务,提供优化结果;  → ASIC原型化。内建的设计划分功能可以使同一设计在ASIC和FPGA中实现;  → Time Closer技术。根据从布局布线得到的物理数据,优化真实关键路径  → 是性价比最好的ASIC综合器,占领100万门以下ASIC综合市场的第一。   Leonardo Spectrum 支持如下国外的ASIC厂家及其工艺库.   AMI, Austria Mikro Systeme International, Atmel,   Chip Express Corporation, ES2/Atmel, Fujitsu, Hitachi, HMC,   Holtek Semiconductor, Hyundai Electronics,JMAR Semiconductor Inc,   Kawasaki LSI, LightSpeed Semiconductor,   Matsushita Electric Industrial Co., Ltd. (Panasonic), NEC Corporation,   Oki Semiconductor, Philips Semiconductors, ROHM,   Samsung Electronics, SANYO Semiconductor Corporation,   Seiko EPSON, TEMIC/Atmel Wireless and uC, Texas Instruments,   Toshiba, TSMC ,UMC, Weltrend, Winbond Electronics Corp.   X-FAB Semiconductor Foundries   Leonardo Spectrum与国内ASIC厂家紧密合作,对用户提供支持与服务.

菜鸟
2003-11-13 17:11:00    评分
3楼

菜鸟
2006-04-13 04:04:00    评分
4楼
May I have a look at it?

助工
2014-08-07 13:44:45    评分
5楼
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工程师
2014-08-29 22:25:30    评分
6楼

这排版。

完全不了解啊,这是些什么知识呢


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