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如何把vhdl程序合并到原理图中去

助工
2014-04-08 21:14:16    评分

老师好!

我先用vhdl语言编程分频后,再例化成元件,用PLL倍频后例化成元件,通过Block Diagram/Schematic File画成原理图编译后通过,可以写到FPGA里面使用,现在想增添一个小功能,使用这个时钟来点亮连在I/O口上的一个发光二极管,现在不知如何编写点亮二极管的VHDL程序,编好后怎么加到原理图上去(难道也需要例化成元件再添加上去吗?),请老师指点指点,谢谢!




关键词: block Diagram     vhdl     合并    

高工
2014-04-08 21:19:51    评分
2楼
如果只是点亮LED的非常简单哦,也用不上时钟的,直接利用赋值语句就可以了,很简单的。

助工
2014-04-08 21:26:46    评分
3楼
敬请指导,能否把源代码写一下,供我参考学习,多谢了!

助工
2014-04-08 21:28:02    评分
4楼
若没有时钟,怎么能控制亮灭的时间间隔呢

高工
2014-04-08 21:32:40    评分
5楼
你所说的控制亮灭不叫点亮吧,控制亮灭在我理解就是闪烁的概念了,只是点亮的话,点亮后他就一直亮着了,确实用不到时钟的。给你个点亮LED VHD的例子,
 LIBRARY IEEE;  USE IEEE.STD_LOGIC_1164.ALL;  USE IEEE.STD_LOGIC_Arith.ALL; USE IEEE.STD_LOGIC_Unsigned.ALL; ENTITY led IS PORT( led:	OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END; ARCHITECTURE one OF led IS CONSTANT number:STD_LOGIC_VECTOR(7 DOWNTO 0):="10101010"; BEGIN led<=number; END;

 


助工
2014-04-08 21:34:51    评分
6楼
谢谢!十分感谢!

高工
2014-04-08 21:35:04    评分
7楼
LIBRARY IEEE; 
USE IEEE.STD_LOGIC_1164.ALL; 
USE IEEE.STD_LOGIC_Arith.ALL;
USE IEEE.STD_LOGIC_Unsigned.ALL;

ENTITY led IS
PORT(
led:	OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
);
END;

ARCHITECTURE one OF led IS
CONSTANT number:STD_LOGIC_VECTOR(7 DOWNTO 0):="10101010";
BEGIN
	led<=number;
END;

 


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