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Altera的PLL 第一部分

助工
2015-04-13 21:20:29    评分

硬件特性 Hardware Features


Cyclone PLL有一定数量的可利用的先进特性,包括时钟乘法器和除法器、锁相器、可编程占空比、外部时钟输出控制信号


时钟乘法器和除法器Clock Multiplication & Division


Cyclone PLL提供PLL时钟合成输出口,使用M/(N × 标度) 缩放比例系数。每个PLL有一个比例除法(N)和一个乘法(M)。N和定标器值的范围从1~32。M 计数器值的范围从2~32。输入时钟(fIN)经过分频(N)后产生输入参考时钟(fREF)到鉴相器PFD。fREF乘以反馈系数M。控制环驱动VCO频率为fIN × (M/N)。见下列等式:


fREF = fIN/N


fVCO = fREF × M = fIN × (M/N)


每个输出口有独立的定标器获得低于VCO的频率。有三个定标器(G0、G1和 E),它们的范围从1~32。见下列等式:


fC0 = fVCO/G0 = fIN × (M/(N × G0))


fC1 = fVCO/G1 = fIN × (M/(N × G1))


fE = fVCO/E = fIN × (M/(N × E))


c0 和 c1 可以用于任何一个定标器G0 或是 G1。


对于不同频率的对路PLL输出,VCO设置为输出频率的最小公倍数,这个最小公倍数需要适合VCO频率特性。这样定标器为每个PLL输出降低输出频率。例如,如果输出频率要求从一个PLL得到33 ~ 66 MHz,VCO设置为 330 MHz (在VCO范围内的最小公倍数)。


 


锁相器Phase Shifting


Cyclone PLL有先进时钟锁相器性能,可以提供可编程的锁相器。你可以在altpll MegaWizard® Plug-In Manager and the Quartus II software软件中得到所需要的锁相器,设置和显示最靠近的锁相器就可完成。你可以为每个PLL时钟输出口输入锁相器的角度或时间单位。这特性提供给3个PLL定标器,G0、G1和E ,提供所有可以利用的时钟反馈模式。


锁相器完成Phase shifting is performed with respect to the PLL clock output that is compensated. 例如你需要一个100 MHz 输入时钟和要求在c0上一个 × 1倍带+90°相移和在c1上一个 × 1倍带+45° 相移。如果你选择对于c0时钟输出补偿,PLL 用一个0相位c0 时钟担任参考点来产生 +90°相差(在c0上)。因为c0 是补偿时钟,它锁相于输入时钟的+90° 。c1时钟也用0相差c0参考在c1上产生+45°相位差。


对于精确相位调整,每个PLL时钟输出计数器可以选择VCO 8个相差中的一个差分相位。另外,在一个VCO 周期的步距中,每个时钟输出计数器可以使用一个独立的初始化计数器设置,以达到独立粗糙相位选择。 Quartus II 软件可以使用这个时钟输出计数器,连同一个初始化设置(在定标器上),达到一个相位范围(对于输出时钟的完整周期)。你可以锁定PLL 时钟输出到±180°。Quartus II 软件依照锁相器要求,自动设置相位差和计数器设置。


精确相位调整的决定是依靠输入时钟和乘法器/除法器系数(等效于VCO周期一个功能),最精细的步距等效于8个VCO周期。最小相位差是1/(8 × fVCO) 或是 N/(8 × M × fIN)。在Cyclone FPGA中,VCO范围从500~1,000 MHz。这样,相位可以达到1/(8 × 1,000 MHz) 到 1/(8 × 500 MHz),,即125~250 ps(时间单位)。


因为有8个VCO相位等级,最小步距是45°。较少的步距是可能的,在输出时钟口依靠必需的乘法和除法比率。等效于确定相位精度(角度为45°)除以定标器值。例如,如果你有一个输入125 MHz时钟,带× 1,定标器G0=3。这样最小相位步距为(45°/3 = 15°) 而且可能相位值为15°的倍数。


这相位类型提供最高精度,因为它是最灵敏的处理、电压和温度。



 未完,见第二部分



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