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如何使用寄存器级读&写控制基于PXI平台的FPGA?

菜鸟
2017-09-27 20:36:46    评分

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目录

简介

设计实例概览

   地址译码(Address Decoding)

   引脚控制

   寄存器映象(Register Mapping)

软件控制

   ATEasy 例程 (使用ATEasy GX3500驱动)

   “C” 例程

   LabView例程

 

 

 

 

摘要本文以基于PXI平台的Marvin Test Solutions 3U FPGA板卡GX3500为设计对象,通过设计实例讲解如何使用寄存器级读&写控制FPGA,并提供FPGA设计相关文件(SVF)和软件控制例程。

简介

为了更好地理解如何访问GX3500 FPGA的寄存器,需要有一个使用寄存器的设计。本篇文章分为两部分内容:第一部分,以读者已经熟练使用Altera Quartus II设计工具为前提(参考《GX3500 User’s Guide: GXFPGA Tutorial and Examples》的第五章),概述了如何使用GX3500设计128通道的静态I/O。此设计实例配置为432通道双向引脚,双缓冲结构支持同步更新128通道逻辑状态的读和写。

本篇文章的第二部分讲述了如何向GX3500 FPGA内加载设计文件,如何连接GX3500 I/O引脚,为了实现FPGA静态数字I/O的操作如何对寄存器进行读和写。

                                             

1 MTS-GX3500 FPGA板卡

设计实例概览

地址译码(Address Decoding)

GX3500支持对两种类型的PCI总线读和写操作:一类是针对寄存器,使用PCI BAR 1;另一类是针对RAM,使用PCI BAR 2。静态数字I/O设计实例使用寄存器控制对I/O引脚的读和写,所以使用PCI BAR 1片选信号进行地址译码 — 与Chip Select 1 (CS[1])同意。BAR 1信号可以访问的地址范围为1024 byte(0x400),访问时必须以4-byte为准对齐。 图2为地址译码逻辑单元,将5路地址信号(Addr[6..2]))译码后,可提供32路“写使能”信号(WE[31..0])和32路“读使能”信号(RE[31..0]),这些信号用于控制锁存寄存器的向I/O引脚写入(WE[x]) )和从I/O引脚读取(RE[x])功能。

2:寄存器地址译码

引脚控制

本设计实例中有四组完全相同的I/O引脚(见图4),每组有32路通道。每路通道都支持双向传输,并可以独立配置传输方向。输出寄存器为双缓冲结构,支持四组I/O引脚(128路通道)同步更新。第一阶段,通过WE_Data控制信号,将输出数据使用写入第一级数据寄存器,通过WE_Tristate写入三态控制信号。以上这些信号来自于WE[31..0]信号,并且这些信号在每组I/O引脚间独立。第二阶段,通过WE_UpdatePort控制信号,将第一级输出的数据和三态控制信号写入第二级寄存器。以上这些信号也来自于WE[31..0]信号,但是四组I/O引脚共用以实现四组I/O引脚数据的同步更新。使用RE_TristatelatchRE_DataLatchRE_TristatePortRE_DataPort控制信号访问输出寄存器两个阶段的数据和三态控制寄存器从而进行读操作。

3:引脚控制逻辑单元(图4中的Port_Control

通过RE_SamplePortIO控制信号可实现四组I/O引脚(128路通道)的所有通道同时被采样,采样数据被储存在锁存寄存器中以用于后续的数据检索。分别通过RE_PortIO 控制信号实现数据检索。因为每组I/O引脚的三态控制信号可以被读,所以可以推断出GX3500UUT是否处于采样输入状态(读状态)。

寄存器映象(Register Mapping)

下面是控制四组I/O引脚(A组、B组、C组、D组)的读和写寄存器偏移地址:

写功能:



偏移量

(HEX)

功能

0

(0x0)

WE[0]:  I/O引脚(A组)锁存器中写入数据

4

(0x4)

WE[1]:  I/O引脚(B组)锁存器中写入数据

8

(0x8)

WE[2]:  I/O引脚(C组)锁存器中写入数据

12

(0xC)

WE[3]:  I/O引脚(D组)锁存器中写入数据

16

(0x10)

WE[4]:  I/O引脚(A组)锁存器中写入三态控制信号

20

(0x14)

WE[5]:  I/O引脚(B组)锁存器中写入三态控制信号

24

(0x18)

WE[6]:  I/O引脚(C组)锁存器中写入三态控制信号

28

(0x1C)

WE[7]:  I/O引脚(D组)锁存器中写入三态控制信号

80

(0x50)

WE[20]: 同步更新I/O引脚(A~D组)

读功能:



偏移量

(HEX)

功能

0

(0x0)

WE[0]:  I/O引脚(A组)锁存器中读取数据

4

(0x4)

WE[1]:  I/O引脚(B组)锁存器中读取数据

8

(0x8)

WE[2]:  I/O引脚(C组)锁存器中读取数据

12

(0xC)

WE[3]:  I/O引脚(D组)锁存器中读取数据

16

(0x10)

WE[4]:  I/O引脚(A组)锁存器中读取三态控制信号

20

(0x14)

WE[5]:  I/O引脚(B组)锁存器中读取三态控制信号

24

(0x18)

WE[6]:  I/O引脚(C组)锁存器中读取三态控制信号

28

(0x1C)

WE[7]:  I/O引脚(D组)锁存器中读取三态控制信号

32

(0x20)

WE[8]:  读取I/O引脚(A组)的输出数据

36

(0x24)

WE[9]:  读取I/O引脚(B组)的输出数据

40

(0x28)

WE[10]:  读取I/O引脚(C组)的输出数据

44

(0x2C)

WE[11]:  读取I/O引脚(D组)的输出数据

48

(0x30)

WE[12]:  读取I/O引脚(A组)的三态控制信号

52

(0x34)

WE[13]:  读取I/O引脚(B组)的三态控制信号

56

(0x38)

WE[14]:  读取I/O引脚(C组)的三态控制信号

60

(0x3C)

WE[15]:  读取I/O引脚(D组)的三态控制信号

64

(0x40)

WE[16]:  I/O引脚(A组)输入锁存器中读取采样数据

68

(0x44)

WE[17]:  I/O引脚(B组)输入锁存器中读取采样数据

72

(0x48)

WE[18]:  I/O引脚(C组)输入锁存器中读取采样数据

76

(0x4C)

WE[19]:  I/O引脚(D组)输入锁存器中读取采样数据

80

(0x50)

WE[20]: I/O引脚(A~D组)同步采样到输入锁存器


4I/O引脚(A~D组)的读和写控制

GX3500静态I/O设计文件和SVF文件下载:here.

软件控制

为了控制本文中的GX3500设计实例,首先要初始化仪器驱动,然后加载SVF文件,然后写和读本设计实例中使用的寄存器地址。GX3500 API,包含用于访问内存的函数、使能或旁路扩展板卡继电器的函数和其他函数。参考《GX3500 User’s Guide》获取API函数详细列表和调用语法。

本文提供的控制GX3500 FPGA静态I/O的代码,支持三种不同的编程环境:ATEasy,“C” 和LabView。这些例程假设GX3500安装在PXI机箱的第12槽中、使用Altera Quartus II 设计软件生成SVF文件“Static_IO.svf”、SVF文件在应用程序可读入的目录下。

ATEasy 例程 (使用ATEasy GX3500驱动)

dwData:DWord[4] ! Contains output state for 32-bit ports A- D
dwTristate:DWord[4] ! Contains tristate control for 32-bit ports A-D
dwInput:DWord[4] ! Contains data read from four latches A-D
i:Long ! Index counter

Driver Initialize (12) ! Initialize driver for instrument in slot #12
FPGA Load (".\\Static_IO.svf",TARGET_VOLATILE,MODE_SYNC) ! Load SVF file to volatile FPGA memory
FPGA Set ExpansionBoardBypass(0b1111) ! Set the expansion bypass
– signals route from the FPGA to the connectors
For i=0 to 3 ! Repeat for port A - D
    FPGA Write Register(i*4,4,dwData[i]) ! Write to Data Latch WE[i]
    FPGA Write Register((i+4)*4,4,dwTristate[i]) ! Write to Tristate Latch WE[i+4]
Next
FPGA Write Register(80,4,0) ! Simultaneous Update all 128 I/O pins (tristate and data)
FPGA Read Register(80,4,dwData) ! Simultaneous Sample all 128 I/O pins
For i=0 to 3 ! Repeat for port A-D
    FPGA Read Register(i*4,4,dwInput[i]) ! Read sampled state from Latch RE[i]
Next

“C” 例程

int    nHandle, nStatus, i;
DWord    dwData[4], dwTristate[4], dwInput[4];

GxFpgaInitialize (12, nHandle, nStatus);  \\ Initialize driver for instrument in slot #12
GxFpgaLoad (nHandle, 0, "Static_IO.svf" ,0,, pnStatus);  \\ Load SVF file to volatile FPGA memory
GxFpgaSetExpansionBoardBypass (nHandle , 0xF, pnStatus);  \\ Set the expansion bypass
for(i=0;i<4;i++){  \\ Repeat for port A - D
    GxFpgaWriteRegister (nHandle ,i*4, dwData[i], 4, nStatus);  \\ Write to Data Latch WE[i]
    GxFpgaWriteRegister (nHandle ,(i+4)*4, dwTristate[i], 4, nStatus);  \\ Write to Tristate Latch WE[i+4]
}
GxFpgaWriteRegister (nHandle ,80, 0, 4, nStatus);  \\ Simultaneous Update all 128 I/O pins (tristate and data)
GxFpgaReadRegister (nHandle, 80, dwInput[0], 4, nStatus);  \\ Simultaneous Sample all 128 I/O pins

for(i=0;i<4;i++){  \\ Repeat for port A - D
    GxFpgaReadRegister (nHandle, i*4, dwInput[i], 4, nStatus);  \\ Read sampled state from Latch RE[i]
}

LabView例程

5 LabView例程用户控制界面

6 LabView例程中层叠顺序结构的帧0

7 LabView例程中层叠顺序结构的帧1

8 LabView例程中层叠顺序结构的帧2

9 LabView例程中层叠顺序结构的帧3

10 LabView例程中层叠顺序结构的帧4

 

 

 

 

 

关键字GX3500FPGAAlteraQuartusFPGA Design toolsStatic I/OPCIPXI

若需要关于编程软件、例程调试运行、文件下载等更多帮助,请联系我。





关键词: FPGA     Altera     Quartus     FPGA     

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