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这种情况下,DSP和FPGA的时钟信号如何产生呢?

工程师
2020-02-23 22:38:09     打赏
我做的一个基于DSP的系统中,DSP做主处理器,控制着整个系统,包括信号处理,整体调度等;选择了一块Xilinx的FPGA做FIFO UART和系统的逻辑控制和译码。DSP的时钟输入为15MHz,经过内部的PLL倍频为较高频率,FPGA需要25M或一下的时钟输入。

我的问题是:这种情况下,DSP和FPGA的时钟信号如何产生呢?





关键词: DSP     FPGA     时钟     时钟信号     Xilinx    

工程师
2020-02-23 22:45:29     打赏
2楼

如果可以是否影响时钟信号的质量?


工程师
2020-02-23 22:52:33     打赏
3楼

如果分别用一块晶振的话,对真个系统的时序控制是否会有影响?


工程师
2020-02-23 23:00:07     打赏
4楼

我觉得吧,不用缓冲时不行的,回带来很多意想不到的后果,建议加个时钟芯片!


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