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求助,用Verilog语言描述inout的问题

菜鸟
2005-09-06 21:09:00    评分


要设计一个地址译码电路,Add是8位地址线(input),Dat是8位数据线(inout),
另有读写控制信号WR和RD低电平有效。
先描述了将Dat作为输入,向一些reg写入数据的行为:
always @(negedge WR)
begin
case(Add)
8'h00: reg0<=Dat;
8'h01: reg1<=Dat;
default: begin reg0<=reg0; reg1<=reg1; end
endcase
end
再描述将Dat作为输出,从一些reg或wire向外读数据的行为,我是这样写的(w1和w2
为wire型):
assign w1=(Add==8'h02)?out1:0;
assign w2=(Add==8'h03)?out2:0;
assign Dat=(!RD)?(w1|w2):***
~~~请问这里应该写什么呢?或者前面的语句有
什么不当的地方吗?谢谢




关键词: 求助     Verilog     语言     描述     inout     问题    

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