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让UltraEditor支持Verilog,Vhdl语法!

菜鸟
2006-12-09 00:30:43     打赏
写程序比较习惯于用UltraEditor,可是在Verilog,Vhdl等语法默认设置中是没有的,不过不用着急,可以通过修改相应的配置文件解决这个问题,也就是Worldfile。如果有谁需要完整的Worldfile包及安装方法,留下Email,我给你发过去!



关键词: UltraEditor     支持     Verilog     语法    

菜鸟
2006-12-09 01:48:00     打赏
2楼
建议楼主还是直接贴出来吧,呵呵

菜鸟
2006-12-10 20:55:00     打赏
3楼
就是,贴出来好啦。

菜鸟
2006-12-26 02:42:00     打赏
4楼
yym.8888@163.com 给我发一份吧

菜鸟
2007-03-23 02:38:00     打赏
5楼
landro@163.com谢谢楼主

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