EEPW论坛

请问各位zynq PL端如何读写ddr啊？？

zynq中的DDR3写入问题，求解 【Zynq】

请问vdma在往ddr里面传输完第一次数据遇到的问题

怎么用PL去读DDR啊？

spartan6对DDR3进行读写时出现的问题

[精华] 关于V5的DDR2核用户接口读数接口的问题

Zynq自定义AXI控制DDR 【Zynq】

在PS端配置了DDR3，如何在SDK下控制DDR3的读写

DDR3挂在PS下，PL逻辑端怎么样能访问到DDR呢

把视频数据读进来 再进行解码 ，要用DDR3缓存吗？

我想ps和PL都用DDR，怎么用起来？

请问在设置PS的DDR参数的时候封装长度是什么意思，怎么填写？

关于z7PS端的DDR3和网口怎么测试好坏呢？

sdk写到ddr的数据，为什么现在数据不一样了？

请问 在XPS的DDR3图形设置中，nterrnal vref是什么意思？

求助：DDR接收数据不完整 【Zynq】

DDR2手册写着最大时钟800M，为啥配置成533.333不行，配置成200可以呢？？？求大神解答

DDR控制信号一定要接上拉么

用mig进行ddr2控制仿真时phy_init_done未拉高

DDR2读数据方式选择

133 MHz PCI-X 到128 MB DDR 小型 DIMM 存储器桥

参考系统：决定 DDR 反馈时钟的最佳 DCM 相移

将 DDR SDRAM 与 CoolRunner-II CPLD 接口

133 MHz PCI-X 到128 MB DDR 小型 DIMM 存储器桥

使用 Virtex-5 FPGA 器件实现 DDR SDRAM 控制器（中文版）

使用 Virtex-4 FPGA 器件实现 DDR SDRAM 控制器（中文版）

将 64 位 DDR 存储器总线与 32 位微处理器总线接口

使用 ISERDES 和 OSERDES 实现高性能 DDR2 SDRAM 接口数据采集

利用直接时钟控制技术实现 DDR2 SDRAM 物理层

面向 Virtex-4 FPGA 的可综合 CIO DDR RLDRAM II 控制器

XAPP702 - 使用 Virtex-4 器件实现 DDR2 控制器

面向Virtex™-II Pro FPGA的DDR2 SDRAM存储器接口

参考系统：带有 OPB 中心 DMA 的 PLB DDR2

在 Spartan-3A FPGA 内实现 DDR2-400 存储器接口

使用 Virtex-4 器件的 DDR2 控制器（267 MHz 及以上）

High-Performance DDR2 SDRAM Interface in Virtex-5 Devices

The purpose of this white paper is to describe how Spartan®-6 FPGAs address the

Self-Addressing FIFO

使用DSP48 DDR 技术的Alpha Blending 2数据流

133 MHz PCI-X 到128 MB DDR 小型 DIMM 存储器桥