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电子产品世界 » 论坛首页 » 嵌入式开发 » FPGA » 请教一个很奇怪的问题

共16条 2/2 ‹ 1 2 跳转至页
Jason_Zhang
高工
2009-06-01 10:41:25     打赏
11楼
PLL是IP CORE，只能用mega来设计，然后再原理图中添加，或者用HDL语言调用

评论
FPGAVHDLARM
菜鸟
2009-06-02 15:01:06     打赏
12楼

我想问题应该是：
  你的锁相环输入是50M，倍频到80M，这个倍频系数你是怎么设计的？
  锁相环的倍频不是随心所欲，它是有规定的系数！


评论
FPGAVHDLARM
菜鸟
2009-06-02 15:06:22     打赏
13楼

问题是：
    你的外部晶振是50M，要倍频到80M，你的锁相环倍频系数是怎么设计的？
    锁相环的倍频系数不能随心所欲，它是有固定的。

   另外，查一下硬件，看锁相环IO处有没有接磁珠和滤波电容。


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Jason_Zhang
高工
2009-06-02 18:14:37     打赏
14楼
不明白你的“锁相环IO处”是什么意思？这里用的是FPGA的内部PLL，就不需要磁珠和电容。PLL有两个分频系数，把50M倍到80M是可以的

评论
271303204
助工
2009-06-03 14:00:07     打赏
15楼
内部PLL有自动设置倍频和分频系数，直接设置输出频率即可

评论
FPGAVHDLARM
菜鸟
2009-06-04 14:41:59     打赏
16楼

表达的不对， 应该是锁相环电源处要加磁珠


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