格雷码计数器的Verilog描述（原创）-电子产品世界论坛

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高工

2009-07-17 23:35:46 打赏

11楼

那么你需要多快呢？

助工

2009-07-19 21:44:27 打赏

12楼

在200M的基准频率下，能稳定计数
用这种方法计数，计数结果不理想，曾经见过有人是使用PLL直接设置移箱之后，每位单独变化

助工

2009-07-19 21:46:28 打赏

13楼

但是这用8为格雷码的话，要求有8路PLL输出，而且要求移相准确

高工

2009-07-19 23:51:51 打赏

14楼

你所说的“不理想”是什么表现呢？
在FPGA中使用多个相移时钟不是个好方法，违背了同步设计的思想。我见过的一个相移时钟的用法是在DDR2中。

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