如何用VHDL写Testbench
VHDL作为硬件描述语言，可以实现仿真测试，包括RTL门级仿真和布线布局后仿真。通过仿真，可以很容易验证VHDL程序以及其描述硬件的正确性。本章将讲述如何建立VHDL程序的仿真模型和平台，以及VHDL语言的具体仿真过程。
做仿真，Testbench是王道。个人觉得还是用Verilog写比较方便。
中文PDF，共15页
文件比较大，压了5个包。
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