如果我的工程中有几个子模块是edf的网表，当其它模块有改动重新综合时，网表类型的子模块会被重新综合吗？如果会，两次综合的结果是否还会保持一致（仅指该网表模块）？
P.S 当初想用增量编译，且各模块都是HDL形式，无奈各模块单独仿真都正确，而放一起对各模块用了增量编译技术后就有问题了，由于目前对时序约束方面的无知，不敢轻易加约束（准确的说很多约束根本就不会加！）。 现走了个旁门左道，将仿真正确的各模块单独编译成网表文件再添加到顶层设计中，终于满足了时序要求，现在希望当顶层或其他模块有改动时，网表形式的模块可以保存上次综合的结果，也就是增量编译，但还没看见增量编译这么用的-_-! 不知道能不能实现想要的效果？
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是的！我结合synplify的compile points方法已经成功给各模块建立了portion，然而时仿时没有通过，后来把各子模块换成了网表文件时仿就OK了。
compile points约束对模块的约束有四种选择：1.locked 2.locked，portion 3. soft 4.hard，四种方式的区别大致是对模块边界的优化的有无和程度不同，我均有作尝试，但时仿均不能通过，我想是我约束加的不够，但我不知道该怎么加了
现在唯一通过时仿的方式就是将模块用网表替换，我希望这种方式仍有增量编译的性质，减少编译时间我倒是没奢求了，唯一希望的是能保持已经通过的时序
谢谢参与讨论^_^
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