我也有这层担心。但是时序没学好前只有借助好一点的综合工具了

以前用quantusII，也用synplify综合，生成的vqm网表文件就能运用到logiclock的增量编译技术，现在ISE的基于smartguide和portion的增量编译技术真把我弄头大了，等空闲一点的时候要好好研究一下

好像基于portion的方法，可以锁定PAR，保证时序的正确

是的！我结合synplify的compile points方法已经成功给各模块建立了portion，然而时仿时没有通过，后来把各子模块换成了网表文件时仿就OK了。
compile points约束对模块的约束有四种选择：1.locked   2.locked，portion 3. soft 4.hard，四种方式的区别大致是对模块边界的优化的有无和程度不同，我均有作尝试，但时仿均不能通过，我想是我约束加的不够，但我不知道该怎么加了
现在唯一通过时仿的方式就是将模块用网表替换，我希望这种方式仍有增量编译的性质，减少编译时间我倒是没奢求了，唯一希望的是能保持已经通过的时序
谢谢参与讨论^_^