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数字钟Verilog程序

dreamjsc
工程师
2011-08-26 14:43:20     打赏
下面是数字钟的要求，大牛们就不用看这种入门级的程序了，适合于FPGA或Verilog的初学者！

数字钟 要求： 1．输入10HZ的时钟；（提示：对已有kHz频率时钟进行分频） 2．能显示时、分、秒，24小时制； 4．时和分有校正功能；即能修改时、分的值。 5．可以整点报时，喇叭响两秒； 6．可设定夜间某个时段不报时； 注意：硬件资源的节约，否则器件内资源会枯竭。   包括：设计方案，verilog程序与仿真结果


下面是程序，回复可见！
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关键词： 数字     Verilog     程序    

jackwang
院士
2011-08-30 15:06:23     打赏
2楼

谢楼主~


评论
lj569084923
菜鸟
2011-10-21 11:26:05     打赏
3楼
谢谢咧，看看

评论
junge20081987
菜鸟
2011-11-03 15:17:23     打赏
4楼
学习学习

评论
bulemaryl
菜鸟
2011-11-19 10:46:37     打赏
5楼
 顶起

评论
lxq0321
菜鸟
2011-11-30 20:11:26     打赏
6楼

支持


评论
黑皮
菜鸟
2012-05-14 18:02:36     打赏
7楼
非常感谢

评论
winthony
工程师
2012-05-17 21:44:51     打赏
8楼

数字钟程序好像也是我刚开始学verilog的时候写的第一个程序，还是很有价值的。看看有什么可以学习的


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caokang
高工
2012-05-25 09:37:56     打赏
9楼

谢谢，楼主！


评论
tanyan108
菜鸟
2012-05-26 14:10:43     打赏
10楼
谢谢。。

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