【白皮书】采用Quartus II 渐进式编译技术提高效能
设计人员开发的FPGA 逻辑密度和性能在不断提高，面临的产品及时面市压力也越来越大。计算能力的提高速度不足以维持综合、布局布线编译时间不变。例如，在过去10 年中， Altera® 器件逻辑单元数量增长了35 倍，存储器位数增长了100 倍以上，而计算能力仅增长了10 倍。大型FPGA 中容量更大、性能更好的设计导致编译时间越来越长。
当今的FPGA 设计人员还需要应对编译时间问题，解决和以前ASIC 设计类似的时序逼近问题。2008 年，Altera 密度最大的Stratix® IV 和HardCopy® IV 设计的逻辑门数量平均达到ASCI 设计的两倍，如图1 所示。如果没有Altera 在缩短编译时间上的努力，这些大型设计在每一次设计改动时，可能需要一整天的时间进行编译，导致效率低下，浪费设计时间。详见wp-01062_CN.pdf。