建议定义端口使用两种方式,为方便描述,只用了你部分端口 (1) module(rst,clk,AD_data,AD_sts) input rst; input clk; output reg [15:0] AD_data; output reg Ad_sts; endmodule (2) module( input rst, input clk, output reg [15:0] AD_data, output reg AD_sts );