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电子产品世界 » 论坛首页 » DIY与开源设计 » 电子DIY » 啸风的FPGA DIY开发进程

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啸风
专家
2012-11-23 19:30:45     打赏
71楼
已经发到你QQ邮箱了，   我的进程里也上传了

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qq1136029879
工程师
2012-11-23 20:07:05     打赏
72楼
好的，测试过了，焊接跟1602都没有问题

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bw_xugang
助工
2012-11-27 17:01:01     打赏
73楼
kankan

评论
jobs
院士
2012-11-28 09:28:52     打赏
74楼
版主 v5啊~~

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Snake0301
高工
2012-11-30 20:06:56     打赏
75楼
楼主实在是太强了。学习

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啸风
专家
2012-12-23 20:14:46     打赏
76楼
13、PLL简单的配置实验

PLL（锁相环），给PLL一个时钟输入，经过PLL内部处理后，在输出端口就可以得到一定范围的时钟频率。

下面用图文对PLL的配置简单的说明下。

步骤：

1、先建一个PLL的工程，这个大家都会，不用做介绍；

2、建完工程后，将不用的管脚设置为输入三态；


3、在Quartus的菜单栏选择tools--->MegaWizard Wizard Plug - In Manager



4、选择默认选项，如下图



5、如下图进行操作
   （1）在I/O下，选择ALTPLL；
   （2）选择Verilog HDL为配置PLL内核的使用语言；
   （3）输入例化PLL的文件名；


6、选择器件的速度等级及外接晶振的大小



7、配置时钟c0的相关参数



8、配置时钟c1的参数  



9、PLL核最终输出文件
   （1）PLL_control.v   PLL内部的控制IP核
   （2）PLL_control_inst.v 是PLL的例化文件，可以直接复制来使用。



10、打开红框下面的 PLL_control_inst.v文件  复制里面PLL的例化模板



11、将PLL例化文件粘贴到PLL_test文件中，修改信号接口，与自己的定义的接口对应。



12、编译，打开RTL视图

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hanshuyujifen2
高工
2012-12-23 21:28:09     打赏
77楼
这些实验我想放弃了，做小实验玩玩。
大的驱动太麻烦了，我觉得不适合我玩。小驱动也没啥玩的好像

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closey
助工
2013-07-06 12:28:09     打赏
78楼
很认真的学习过程，需要学习啊。支持！！！

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