
参照“FPGA入门系列实验教程——流水灯”,学习;
编译,下载,再修改,再来...
(主要需要修改:管脚配置、LED驱动电平不同、时钟输入)
管脚配置花了比较多的时间,操作不熟练
在教程里,还可以学到配置管脚的好办法,啸风整理的那份脚本子这里大大的有用啦。
与前有进步,开始用上时钟了(clk)
【代码】
module ledwater(clk,led);
output [7:0] led;
input clk;
reg[8:0] led_out;
reg[8:0] led_out1;
reg[25:0]buffer;
always@(posedge clk)
begin
buffer<=buffer+1'b1;
if (buffer==26'd25000000)
begin
led_out=led_out<<1;
if(led_out==9'b000000000)
led_out=9'b111111111;
led_out1=~led_out;
end
end
assign led=led_out[7:0];
endmodule
【视频】
编译,下载,再修改,再来...
(主要需要修改:管脚配置、LED驱动电平不同、时钟输入)
管脚配置花了比较多的时间,操作不熟练
在教程里,还可以学到配置管脚的好办法,啸风整理的那份脚本子这里大大的有用啦。
与前有进步,开始用上时钟了(clk)
【代码】
module ledwater(clk,led);
output [7:0] led;
input clk;
reg[8:0] led_out;
reg[8:0] led_out1;
reg[25:0]buffer;
always@(posedge clk)
begin
buffer<=buffer+1'b1;
if (buffer==26'd25000000)
begin
led_out=led_out<<1;
if(led_out==9'b000000000)
led_out=9'b111111111;
led_out1=~led_out;
end
end
assign led=led_out[7:0];
endmodule
【视频】

继11位流水后,小改一下就了跑马啦:
module ledwater(clk,led);
output [10:0] led;
input clk;
reg[11:0] led_out;
reg[11:0] led_out1;
reg[25:0]buffer;
always@(posedge clk)
begin
buffer<=buffer+2'b10;
if (buffer==26'd25000000)
begin
led_out=led_out<<1;
if(led_out==12'b000000000000)
led_out=12'b000000000001;
led_out1=~led_out;
end
end
assign led=led_out1[10:0]; //
endmodule
【视频】

第一时间下载学习 手把手教你学习FPGA—LED篇
【LED亮灯】
我的练习截图(2个都试了,下面是其中的1个):
保存的文件名:LED1.V
手工分配管脚:
正确的结果:
曾经出现错误的结果,数码管都是亮的;后把未用管脚设为3态输入,就好了。
刚开始感觉分配管脚比较麻烦,还经常找不到地方(管脚、修改的地方),现在慢慢习惯了。
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