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一博科技自媒体高速先生原创文|黄刚

N年的宝贵经验告诉我们，遇到过孔stub时，最好办法就是器件在表层走线靠下层，器件在底层走线就靠上层，这样能把stub降到最低。但是，有没有这样一种情况，你们觉得无论走哪一层都觉得不能把stub降得很低的情况呢？

恩，还真有这么一种操作，而且其实我们还见得不少。在比较理想的器件布局下，我们喜欢把高速信号的收发芯片都放在同一面，要么都是表层，要么都是底层。原因很简单，这样的话我们从表层的pin打孔到内层走线时，只要我们走到了靠下的层（以器件放表层说明，如果是放底层则相反哈），这样两个过孔就都会是比较短的过孔stub，有利于提高信号传输质量。而且不要老是动不动就提要背钻这事嘛，能保证质量的同时又可以简单快捷的省成本和加工流程这种好事，相信谁都不会拒绝吧？


但是，有的高速信号却不能做到两个器件都放在正面，看起来好像显得我们不重视这些高速走线似的。大家是不是觉得只要我们想优先保证它们的传输的话，就肯定轻松的做到先把它们都放在表层是吧？有的东西连臣妾都不能保证啊，更何况PCB工程师呢？例如，其中一个器件是双面都有高速走线的pin……



其实这样的器件是有的，而且应用很广泛，其中一种就是我们今天的主人公，PCIE金手指。在我们很多PCIE子卡设计中，都会遇到它。它的封装就是双面的焊盘结构。这样的PCIE信号我们最近接触非常多，主要就是应用在现在很火的人工智能领域上。


像上图高亮的TX链路（怎么分的TX还是RX？看看电容呗）是在底层，而我们的主芯片放在表层，那我们的内线走线好像走到哪一层就是不能达到放同一面时的效果，无论是放在靠上层还是靠下层，都会有其中一个过孔有很长的stub。这时能够想象PCB工程师的心情就好像下图的情况一样矛盾……



在说完了前面的铺垫之后，再说说本文想描述的案例。该信号走的是PCIE3.0的协议（8Gbps），板厚是2.0mm。在第一版中，客户为了省成本，问我们能不能不背钻处理，然后我们高速先生也不是动不动就叫客户背钻的，因为经过验证之后，认为把走线走到靠下层时，长过孔的stub大概在60mil左右，对于8Gbps的信号仍在可以接受的范围。客户也怀着将信将疑的心态投了板，不过还好没等多久，回板之后客户进行了PCIE的测试（子卡插到base进行测试），发现真的是OK的哦，传输没有问题。




一切都没什么问题之后，后面客户又开始了第二版，其他走线有一些改动，PCIE这部分原理图没有改动。本来按说PCIE直接copy就好了，但是由于靠下面的走线需要让给更高速的信号，因此无法继续按照上一版靠底层走线。这时PCB工程师想到反正都会有一个长的过孔stub，影响应该是一样的，因此就把走线放在和下层对称的上层去走，于是就第二版的链路变成了这样（由于后面要对比两者的区别，因此我们用同一条链路不同走线层来对比会更有说服力）。



这就是前面说到，无论靠上还是靠下都会有一个长的过孔stub无法避免。其实乍一看，感觉应该是一样的，因为还是有一个长的和一个短的过孔stub的影响。事实上是这样吗？


我们把两种情况进行仿真对比一下，他们的传输损耗有非常惊人的结论，那就是真的就是一样的。如下所示：高速先生们再三确认后。确定真的是有两根曲线，真的一模一样哈。红的曲线被绿的覆盖了……


后面想了一下，其实一样也是对的。对于这种线性时不变系统而言。事实上他们就应该是一样的。理论不想过多解释哈，对于这种名词大家感兴趣再去搜搜哈。简单来说就是从最后接收来看，首先时间是一样的，然后stub一样的情况下是不care长stub和短stub的顺序，能量经过振荡传输到接收端的时候就是一样的。那看起来这种case下走靠上还是靠下层真没有影响？


很多时候当你有一个认为正确的结论时，往往需要经得住很多人的敲打。例如有同事就提出，要不给他们赋了收发模型看看眼图是不是也一样？好，这个主意非常好，因为对于很多人来说，S参数远没有时域的波形或者眼图直观，于是我们加入收发模型进行仿真后，就立马把这个结论推翻了……


突然发现原有差距会那么大，眼高居然差了50多mV。两者看起来波形都不错，但是在PCIE链路中，这个只是子卡部分，插上base板后接收裕量就肯定很小了，所以这个已经是一个很大的差距了。

在惊讶之余我们再回头看看这两条链路的回波损耗，终于发现了不一样的地方。


从回波损耗来看，版本一的结果的确会比版本二要好。这就是导致眼图有差异的原因了。所以对于这种始终会存在过孔stub的情况下，我们走线层的选择其实会影响很大，不能再按照传统的单纯靠下层或者靠上层来走了，这时候必须具体问题具体分析哈。