我还没找到VGA显示器。这个实验是写好程序之后发给anmko,他帮我看的。
先说声谢谢再说别的
32楼
显示VGA黑白条。。。只是黑白,彩色的还没做
显示图形也没做
/*************************************************
* Module Name : vga_control_module
* Engineer : hanshuyujifen
* Target Device : EP2C5Q208C8
* Tool versions :
* Create Date :
* Revision : v1.0
* Description :
**************************************************/
module vga_control_module(sys_clk,sys_rstn,ready_sig,
colum_add,row_add,
vga_r2,vga_r1,vga_r0,
vga_g2,vga_g1,vga_g0,
vga_b1,vga_b0);
input sys_clk,sys_rstn;
input ready_sig;
input [10:0] colum_add;
input [9:0] row_add;
output vga_r2,vga_r1,vga_r0;
output vga_g2,vga_g1,vga_g0;
output vga_b1,vga_b0;
reg isRectangle;
always@(posedge sys_clk or negedge sys_rstn)
begin
if(!sys_rstn)
isRectangle <= 1'b0;
else if(colum_add>11'd0 && row_add < 10'd100)
isRectangle <= 1'b1;
else if(colum_add>11'd0 && row_add > 10'd200 && row_add < 10'd300)
isRectangle <= 1'b1;
else if(colum_add>11'd0 && row_add > 10'd400 && row_add < 10'd500)
isRectangle <= 1'b1;
else if(colum_add>11'd0 && row_add > 10'd600 && row_add < 10'd640)
isRectangle <= 1'b1;
else
isRectangle <= 1'b0;
end
assign vga_r2 = ready_sig && isRectangle ? 1'b1 : 1'b0;
assign vga_r1 = ready_sig && isRectangle ? 1'b1 : 1'b0;
assign vga_r0 = ready_sig && isRectangle ? 1'b1 : 1'b0;
assign vga_g2 = ready_sig && isRectangle ? 1'b1 : 1'b0;
assign vga_g1 = ready_sig && isRectangle ? 1'b1 : 1'b0;
assign vga_g0 = ready_sig && isRectangle ? 1'b1 : 1'b0;
assign vga_b1 = ready_sig && isRectangle ? 1'b1 : 1'b0;
assign vga_b0 = ready_sig && isRectangle ? 1'b1 : 1'b0;
endmodule
显示图形也没做
/*************************************************
* Module Name : vga_control_module
* Engineer : hanshuyujifen
* Target Device : EP2C5Q208C8
* Tool versions :
* Create Date :
* Revision : v1.0
* Description :
**************************************************/
module vga_control_module(sys_clk,sys_rstn,ready_sig,
colum_add,row_add,
vga_r2,vga_r1,vga_r0,
vga_g2,vga_g1,vga_g0,
vga_b1,vga_b0);
input sys_clk,sys_rstn;
input ready_sig;
input [10:0] colum_add;
input [9:0] row_add;
output vga_r2,vga_r1,vga_r0;
output vga_g2,vga_g1,vga_g0;
output vga_b1,vga_b0;
reg isRectangle;
always@(posedge sys_clk or negedge sys_rstn)
begin
if(!sys_rstn)
isRectangle <= 1'b0;
else if(colum_add>11'd0 && row_add < 10'd100)
isRectangle <= 1'b1;
else if(colum_add>11'd0 && row_add > 10'd200 && row_add < 10'd300)
isRectangle <= 1'b1;
else if(colum_add>11'd0 && row_add > 10'd400 && row_add < 10'd500)
isRectangle <= 1'b1;
else if(colum_add>11'd0 && row_add > 10'd600 && row_add < 10'd640)
isRectangle <= 1'b1;
else
isRectangle <= 1'b0;
end
assign vga_r2 = ready_sig && isRectangle ? 1'b1 : 1'b0;
assign vga_r1 = ready_sig && isRectangle ? 1'b1 : 1'b0;
assign vga_r0 = ready_sig && isRectangle ? 1'b1 : 1'b0;
assign vga_g2 = ready_sig && isRectangle ? 1'b1 : 1'b0;
assign vga_g1 = ready_sig && isRectangle ? 1'b1 : 1'b0;
assign vga_g0 = ready_sig && isRectangle ? 1'b1 : 1'b0;
assign vga_b1 = ready_sig && isRectangle ? 1'b1 : 1'b0;
assign vga_b0 = ready_sig && isRectangle ? 1'b1 : 1'b0;
endmodule
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