12楼
我想问题应该是：
你的锁相环输入是50M，倍频到80M，这个倍频系数你是怎么设计的？
锁相环的倍频不是随心所欲，它是有规定的系数！
13楼
问题是：
你的外部晶振是50M，要倍频到80M，你的锁相环倍频系数是怎么设计的？
锁相环的倍频系数不能随心所欲，它是有固定的。
另外，查一下硬件，看锁相环IO处有没有接磁珠和滤波电容。
14楼
不明白你的“锁相环IO处”是什么意思？这里用的是FPGA的内部PLL，就不需要磁珠和电容。PLL有两个分频系数，把50M倍到80M是可以的
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