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专家
2012-11-07 21:48:06     打赏
11楼

视频可以放大点,大点不收你场地费噢


工程师
2012-11-30 13:52:34     打赏
12楼

南京出差两个星期昨天刚回来,要加班学了要不就跟不上了


工程师
2012-12-03 21:04:39     打赏
13楼

LED左移流水灯代码

module led_run(sys_clk,
               sys_rstn,
               led
                  );
input            sys_clk;
input            sys_rstn;
output  [7:0]    led     ;
reg     [7:0]    led     ;
reg     [24:0]   delay_cnt;
always@(posedge sys_clk or negedge sys_rstn)
    begin
       if(!sys_rstn)
       delay_cnt<=25'd0;
   else
                   begin
           if(delay_cnt==25'd24999999)
           delay_cnt<=25'd0;
       else
           delay_cnt<=delay_cnt+1'b1;
     end
  end 
always@(posedge sys_clk or negedge sys_rstn)
    begin
       if(!sys_rstn)
       led<=8'b11111110;
   else
           begin
           if(delay_cnt==25'd24999999)
      led<={led[0],led[7:1]};
    else
                                     led<=led;
     end
  end 
endmodule  


工程师
2012-12-06 19:17:14     打赏
14楼

过奖了我也不刚做完LED


工程师
2012-12-06 19:21:25     打赏
15楼
左移的做出来了啊  行   看来我说的你明白了   我这有个FPGA实现CPU的功能的实验要不要   我带本科的课设用的

工程师
2012-12-06 19:31:14     打赏
16楼

给我吧,学习学习


工程师
2012-12-06 19:31:34     打赏
17楼

给我吧,学习学习


工程师
2012-12-06 19:52:33     打赏
18楼
好  明天发给你  在硬盘里   放实验室了

工程师
2012-12-06 20:47:12     打赏
19楼

LED作业
从内向两边流水
module led_run(sys_clk,
               sys_rstn,
               led1,led2
                  );
input            sys_clk;
input            sys_rstn;
output  [3:0]    led1    ;
output  [3:0]    led2    ;
reg     [3:0]    led1    ;

reg     [3:0]    led2    ;
reg     [24:0]   delay_cnt;
always@(posedge sys_clk or negedge sys_rstn)
    begin
       if(!sys_rstn)
       delay_cnt<=25'd0;
   else
                   begin
           if(delay_cnt==25'd24999999)
           delay_cnt<=25'd0;
       else
           delay_cnt<=delay_cnt+1'b1;
     end
  end 
always@(posedge sys_clk or negedge sys_rstn)
    begin
       if(!sys_rstn)
       led1<=8'b0111;
   else
           begin
           if(delay_cnt==25'd24999999)
      led1<={led1[3:0],led1[3]};
    else
                                     led1<=led1;
     end
  end 
always@(posedge sys_clk or negedge sys_rstn)
    begin
       if(!sys_rstn)
       led2<=4'b1110;
   else
           begin
           if(delay_cnt==25'd24999999)
      led2<={led2[0],led2[3:1]};
    else
                                     led2<=led2;
     end
  end 

endmodule 


助工
2012-12-07 12:48:01     打赏
20楼
恩,继续学习!

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