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求 3v~9v输入，5v输出的IC或电路? 【DSP系统】 skywonderful\|浏览：4791\|回复：4\| 叮叮当当 2007-11-14 00:23:51
DVR4/9方案【DSP系统】 szleoshao\|浏览：2051\|回复：1\| 叮叮当当 2007-11-14 00:19:50
请教：2407捕获在低频率脉冲下正常，可频率高了就造成reset，请各位高人帮忙看下我的程序【DSP系统】 pioneer7707\|浏览：2825\|回复：1\| 叮叮当当 2007-11-14 00:16:30
基于FPGA的原型：为什么所有的ASIC都应该采用FPGA来创建原型(下) 【FPGA/CPLD】叮叮当当\|浏览：2863\|回复：0\| 叮叮当当 2007-11-11 19:42:12
防止产生非目的性的Latch的措施【FPGA/CPLD】叮叮当当\|浏览：2222\|回复：0\| 叮叮当当 2007-11-11 14:05:02
PLD/FPGA厂商概述【FPGA/CPLD】叮叮当当\|浏览：1887\|回复：0\| 叮叮当当 2007-11-11 14:02:12
PLD/FPGA新手入门EDA 【FPGA/CPLD】叮叮当当\|浏览：2199\|回复：0\| 叮叮当当 2007-11-11 13:57:44
使用Cadence进行FPGA版图设计【FPGA/CPLD】叮叮当当\|浏览：2754\|回复：0\| 叮叮当当 2007-11-10 21:38:36
对高阻抗缓冲放大器的输入实现ESD保护【FPGA/CPLD】 star800\|浏览：3190\|回复：1\| 叮叮当当 2007-11-10 18:01:50
[精华] IP核居然也有软与硬之分？【FPGA/CPLD】 star800\|浏览：4274\|回复：1\| 叮叮当当 2007-11-10 18:00:51
基于SOC/IP的智能传感器如何设计？【FPGA/CPLD】 star800\|浏览：2492\|回复：1\| 叮叮当当 2007-11-10 17:59:48
一种基于Java的可编程嵌入式系统设计【FPGA/CPLD】 star800\|浏览：2741\|回复：1\| 叮叮当当 2007-11-10 17:58:54
请教Cyclone的FPGA输出幅度过小问题? 【FPGA/CPLD】 skywonderful\|浏览：3597\|回复：2\| 叮叮当当 2007-11-10 17:54:38
针对赛灵思Virtex-5 LXT FPGA的PCI Express解决方案【FPGA/CPLD】 XTech\|浏览：3482\|回复：3\| 叮叮当当 2007-11-10 17:53:07
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