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Verilog中有这个语法吗？

baijunyan
助工
2012-06-24 13:03:46     打赏

看一个Verilog写的例程，有下面这样一句：
rd0[nd_i*MEMORY_WIDTH+:MEMORY_WIDTH]
没看明白这是什么意思，求大神帮忙解释一下。。

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关键词： Verilog     中有     这个     语法    

baijunyan
助工
2013-04-27 10:57:33     打赏
2楼
意思就是和C语言里的“+=”用法相似的，是吧？比如：a+=b就是a=a+b这样子？

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