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电子产品世界 » 论坛首页 » 嵌入式开发 » FPGA » 关于verilog中for循环语句的一些思考

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助工
2012-03-08 13:45:58     打赏
11楼

根据verilog HDL的面向硬件思想,硬件电路不同于汇编指令没有循环的概念。编译器对for语句的解释只是机械的重复所包含语句,for可包含的语句只能为组合逻辑或寄存器移位等简单操作。类似的减少代码重读编写的语句还有task语句。


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