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关于verilog中for循环语句的一些思考

助工
2009-04-13 08:31:49    评分
在verilog中,for循环语句变量的增加并不是如C中的那样循环计算,他们表示的是逻辑电路的硬件行为。也就是说,循环几次,就意味着几个相同的电路单元的出现。

我的这点理解不知道对不对,请各位高手指教.........



关键词: 关于     verilog     循环     语句     一些     思考    

高工
2009-04-13 10:03:03    评分
2楼
置顶,高手路过回答一下吧!

助工
2009-04-13 13:07:59    评分
3楼
高手怎么还没有路过呢?

高工
2009-04-13 13:19:14    评分
4楼
楼主正解。在Verilog综合时,for语句会被展开,也就是逻辑块的复制。楼主可以写一个简单的程序,然后综合看看RTL图,就可以理解。
所以在Verilog综合时,for语句是要谨慎使用的。

菜鸟
2010-06-13 15:54:10    评分
5楼

很是正确的


菜鸟
2010-06-16 00:03:25    评分
6楼
对的,只是节省了代码的长度而已

菜鸟
2010-06-19 11:33:15    评分
7楼
支持一下

高工
2010-06-19 13:24:04    评分
8楼

嗯,很正确。一语道破


菜鸟
2011-04-02 21:19:12    评分
9楼
正在用FOR呢,我想问,要是同样的电路复制for执行的次数的话,那么和for中的变量有什么关系吗?就是有如果i从0到n,和i从n到0,对于电路有分别吗?执行时是按顺序执行的还是并行啊?急,··谢谢···

菜鸟
2012-03-05 22:23:36    评分
10楼
for语句的判断表达式是不是必须全是确定的值。如果用输入端口的值作为判断表达式是不是就不行啊?

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