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VerilogHDL及其Testbench编写方法

高工
2009-05-10 13:38:13    评分
VerilogHDL及其Testbench编写方法

 1 Verilog HDL的基本观点
1) 观点1:module内每个基本模块之间是并行运行的。
2) 观点2:每个模块相当于一个连续赋值的过程。
3) 观点3:方程和任务是共享代码的最基本方式。
4) 观点4:同语言可用于生成模拟激励和指定测试的验证约束条件。
5) 观点5:库的概念相当于Visual C++中的DLL概念。
6) 观点6:文件与文件之间的关系可以使用C++中的*.h和*.cpp之关系理解。

2 设计建模的三种方式
1) 行为描述方式。过程化结构,每个结构之间是并行的。
2) 数据流方式。连续赋值语句方式,每个赋值语句之间是并行的,且赋值语句和结构之间是并行的。
3) 结构化方式。门和模块实例化语句。

3 两者数据类型
1) 线网数据类型wire:表示构件间的物理连线;
2) 寄存器数据类型reg:表示抽象的数据存储元件。

......
VerilogHDL及其Testbench编写方法.pdf



关键词: VerilogHDL     及其     Testbench         

助工
2009-05-12 10:32:24    评分
2楼
我都是直接用QII中的仿真工具,省得麻烦,呵呵

高工
2009-05-12 12:50:51    评分
3楼
QII中的仿真工具是激励波形输入的,不方便,而且QII的仿真功能是远不能与Modelsim相提并论的。
仅仅使用波形输入,只能完成简单的、小型项目的验证。对于复杂的项目,Testbench是必须的,而且Testbench可以将需要的数据输出到文件,用其它工具(如Matlab)做验证。

学FPGA,Testbench是必须的,我的个人观点。

菜鸟
2010-06-13 15:44:21    评分
4楼
学习之中。。

菜鸟
2010-07-22 21:04:34    评分
5楼

好东西


工程师
2011-01-15 01:04:25    评分
6楼
NOT Enough Point to get this documents

菜鸟
2011-03-25 21:17:32    评分
7楼
谢谢分享

菜鸟
2011-03-25 21:22:49    评分
8楼
用语言写的testbench永远比用工具生成的强大

菜鸟
2011-03-28 20:46:58    评分
9楼
这是个好东西!

菜鸟
2011-05-07 16:56:38    评分
10楼
谢谢分享,楼主真好

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