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FPGA-红外篇问题

工程师
2014-06-15 23:20:32    评分

源代码:

waite_posedge:
begin
ir_cnt<=ir_cnt+1'b1;
if(ir_posedge)
ir_state<=check_9ms;
else
ir_state<=waite_posedge;
end
check_9ms:
begin
if(t_9ms)
begin
ir_state<=waite_negedge;
ir_cnt<=9'd0;
end
else
ir_state<=idle;
end

这段代码是计数9ms后,判断上升沿,还是判断上升沿,在进行计数9ms,时序上应该是高电平是9ms,没有理解这个代码,有高手解释一下


高工
2014-06-17 21:59:48    评分
2楼
这个在培训中提到了,估计没仔细听吧,发送的时候是9 ms的高电平,接收时,由于VS1838B 的反相作用,所以变为了低电平。明白了吗?

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