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相控阵雷达系统利用多个****和接收通道来实现正常运行。以前，这些平台在构造时都使用独立的****和接收集成电路(IC)。这些系统在****(Tx)电路的数模转换器(DAC)和接收(Rx)电路的模数转换器(ADC)中分别使用单独的芯片。这种区分使得许多系统尺寸庞大、成本高昂且功耗高，如此才能获得所需的通道数量，进而发挥所需的功能。

由于制造和校准过程复杂，这些系统通常也需要很长时间才能上市。但是，最近出现一种利用集成收发器的方法，它将许多曾经被认为完全不同的功能融合到单个IC之中。这些IC助力实现了小尺寸、低功耗和低成本、具有高通道数量的相控阵雷达系统，且上市时间更短。

集成式收发器将多种功能集成到单个IC上。例如，新型收发器将DAC、ADC、本振(LO)频率合成器、微处理器、混频器，以及更多功能集成到12 mm × 12 mm单芯片产品中。此外，该产品还集成了两个接收通道和两个****通道，以及多个数字信号处理(DSP)组件，以获得系统所需的瞬时带宽。还提供一个应用程序接口(API)，用于操作客户平台上的收发器。可以利用片内前端网络实现增益和衰减控制。内置的初始化和跟踪校准例程用于提供许多通信和军事应用所需的性能。

这些集成式收发器能够通过注入一个称为REF_CLK的参考时钟信号来创建****和接收器所需的所有时钟信号。然后，由片内锁相环(PLL)合成DAC/ADC采样、LO生成和微处理器时钟所需的所有时钟。如果内部LO相位噪声不足以满足客户的应用需求，用户可以选择注入自己的低相位噪声外部LO。

来自部件的数据经由标准化的JESD204b多千兆串行数据接口进行卸载。这个接口支持同时接收和传输大量数据。新集成式收发器解决方案可以帮助提供接口IP，帮助客户加快上市时间。如果需要确定性延迟和数据同步，用户可以利用内置的多芯片同步(MCS)特性，并发出SYS_REF信号作为初始通道对齐序列(ILAS)的主时序基准。

此外，可以利用内置的RFPLL相位同步特性，将****或接收通道的LO相位设置为相对于主参考相位具备确定性。通过利用MCS和RFPLL相位同步特性，可以在初始化部件、频率调谐，或者开关软件上的无线电时复制相位对齐。

如果系统需要两个以上接收器和两个****，用户仍然能使用多个集成式收发器，从因为单芯片接收和****通道实现的小尺寸中获益。可以通过使用并发型SYS_REF脉冲来同时触发所有IC的内部分压器，从而同步多个集成式收发器。这些SYS_REF脉冲可由时钟芯片或基带处理器发出，附带可编程延迟，该延迟是造成各IC之间的路径长度不匹配的原因。跨多个芯片的数据路径和多个LO都可以是确定性的。

通过使用同步集成式收发器来增加通道数量，让这些器件成为支撑相控阵雷达平台的中坚力量。结合相位和幅度对齐的****和接收通道时，使用多个集成式收发器可以展示系统级的动态范围、杂散和相位噪声改善。片内DSP特性，例如数控振荡器(NCO)和数字上变频器，或者数字下变频器(DDC)，现在支持在单个IC内采用系统级杂散去相关方法。

通过使用多个集成式收发器来组合收发器通道，用于展示系统级噪声谱密度(NSD)和杂散性能都得到改善。此举通过降低系统的有效本底噪声，同时维持通道的全部功能来改善相控阵雷达系统的动态范围。如图显示了在集成多达8个集成式收发器接收通道，有效增加相控阵系统中的位数之后，得出的系统级测量结果。注意，从一个通道增加到八个通道时，NSD和计算得出的本底噪声（在各图中用红线表示）将增加6 dB。这是因为，虽然总共有8个通道，但是在用于创建这8个通道的4个集成式收发器中，只存在4个不同且不相关的LO（也就是说，NLO = 4）。

集成的DSP特性允许在数字域内实施基带相移和频率位移，进而允许在基于多通道、集成式收发器的相控阵雷达系统中实施数字波束成型。将多个功能集成到单个IC上之后，系统现在能够在许多相关的相控阵应用中，利用集成式收发器实现天线点阵间隔。利用更多收发器来增加通道数量一般可以让波束变窄，但会导致系统变大。但是，现在将多个功能集成到单个IC之后，系统变大的比例还是要小于过去。

在单个IC中集成多个数字和模拟功能可以实现更小型的相控阵雷达系统。这些系统支持实施数字波束成型和混合波束成型，具体取决于系统规格。已经证明使用ADI公司提供的ADRV9009可以实现系统级性能改善。这些集成式器件让许多新系统能够使用相同的硬件来运行多个应用。