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在设计Buck电路时，输入电容的布局对电路的性能和电磁兼容性EMC有重要影响，Buck电路输入电容布局优化。

高频电流环路分析

Buck电路的高频电流环路：

高频电流环路主要由输入电容、上管 高侧MOSFET和下管 低侧MOSFET或二极管组成。

电流在开关管之间切换时，di/dt变化剧烈，形成高频噪声源。

环路面积的影响：

高频电流环路的面积越大，产生的近场磁场越强，EMC问题越严重。

减小环路面积是抑制高频噪声的有效方法。

输入电容布局优化

靠近开关管：

输入电容应尽可能靠近上管和下管，以减小高频电流环路的面积。

如图所示，将电容放置在芯片背面（靠近开关管）可以显著减小环路面积，降低噪声。

避免长引线：

使用长引线连接电容会增加环路面积，导致高频噪声增加。

应尽量缩短电容与开关管之间的引线长度。

先进封装技术：

一些先进封装技术将输入电容集成到芯片内部，进一步减小高频环路面积。

如图所示，集成电容的芯片在高频噪声测试中表现更好，具有更低的传导噪声。

实际案例分析

测试结果：

对比集成电容和未集成电容的两颗芯片A和B，在相同的PCB布局下，集成电容的芯片在高频噪声测试中表现更优。

集成电容的芯片在CISPR25传导测试中，高频部分的噪声明显降低。

布局优化效果：

将输入电容靠近开关管放置，可以显著减小高频环路面积，降低噪声。

集成电容技术进一步优化了高频环路，提高了EMC性能。

设计建议

布局优先：

在设计PCB时，优先考虑输入电容的布局，确保其靠近开关管。

减小环路面积：

通过优化布局，减小高频电流环路的面积，降低噪声。

先进封装：

在条件允许的情况下，选择集成输入电容的芯片，进一步提高EMC性能。

测试验证：

在实际设计中，通过测试验证布局优化的效果，确保电路性能和EMC要求。

下面参考拓扑：

可以看到高频电流环路存在于开关管和连接开关管的电容形成的回路，因为电流变化最剧烈的通常在开关管之间，电流是在两个开关管之间切换，而通常电感由于电流不能突然变化，di/dt受到限制，而不是我们重点考察高频电路环路的部分。

找到高频电流环路后，我们需要抑制该噪声源引起的近场磁场。最有效的方式就是减少该环路的面积，通常电流大小需要满足功率输出的要求，不能随意减小。

对于高频电流环路来说，减小环路面积还要特别注意输入电容的放置，如图所示，将电容放置在芯片背面（减小了和开关管的距离），所测得噪声大小要远小于其他两种方式（电容放在侧面和用较长的引线连接电容）。

随着先进封装的发展，更多的芯片将输入电容集成到芯片中，可以进一步减小高频环路的面积，以获得更好的EMC特性，如图所示。

分别测试集成电容和未集成电容的两颗芯片A和B，同样的芯片和PCB布局，可以看到CISPR25传导高频部分，集成电容的芯片具有更低的高频噪声，具有较大的优势通过传导测试。

再分析一下电容的问题：

去耦电容在电路设计中起着至关重要的作用，尤其是在电源分配网络（PDN）中。

 去耦电容的作用

去耦电容的主要功能是为用电器件提供稳定的电源，减少电源噪声和电压波动。

滤除高频噪声：

电源输出端可能存在高频噪声开关电源的纹波，去耦电容可以滤除这些噪声，确保用电器件接收到干净的电源。

提供瞬态电流：

当用电器件的负载瞬态变化时数字信号跳变，去耦电容可以提供瞬态电流，弥补电源响应的不足，减少电压跌落。

降低电源路径阻抗：

去耦电容可以降低电源路径的高频阻抗，减少电源路径上的压降，确保用电器件获得稳定的电压。

电源噪声的来源

电源噪声主要来自以下几个方面：

稳压芯片的纹波：

稳压芯片输出的电压并非完全恒定，存在一定的纹波。

电源响应延迟：

稳压电源无法实时响应负载的快速变化，特别是在高频（>200kHz）时，电源输出端可能出现电压跌落。

负载瞬态电流：

用电器件的负载瞬态变化数字信号跳变会在电源路径和地路径上产生压降。

外部干扰：

外部电磁干扰（EMI）可能通过电源路径传入用电器件。

去耦电容的布局

为了确保用电器件接收到高质量的电源，去耦电容的布局至关重要。

靠近用电器件：

去耦电容应尽可能靠近用电器件的电源引脚，以缩短电流路径，降低路径阻抗。

多电容并联：

使用多个不同容值的电容并联，覆盖不同频率范围的噪声。

小容量电容0.1µF用于滤除高频噪声，大容量电容10µF用于提供瞬态电流。

低阻抗路径：

确保去耦电容与用电器件之间的路径阻抗尽可能低，减少电压跌落。

电源平面设计：

在PCB设计中，使用完整的电源平面和地平面，确保电流分布均匀，减少噪声。

负载瞬态电流”，这个问题不是由电源输出端的电源模块或者电源芯片所产生，而是由用电负载自身的负载变化所产生，这个负载变化又是由于大量数字信号在“跳变”所产生。集成电路是由无数的逻辑门电路组成，基本的输出单元我们可以看成是CMOS反相器，如图所示。

当控制信号是一个低电平的时候，上面PMOS打开，此时输出是高电平。打开的瞬间，VCC通过LVCC和R，对芯片B的输入管脚进行充电。当控制信号是一个高电平的时候，下面的NMOS打开，此时输出的是低电平。打开的瞬间，芯片B的输入管脚储存的电量经过NMOS进行放电。在CMOS反相器输出状态发生变化的时候，流过的电流正是变化的电流。于是，在走线、过孔、平面层和封装（键合引线、引脚）等这些具有电感的连接部件上，便会感应出电压。标准的GND地电位应该是0V，但是芯片与地之间的链接部件存在电感，就会感应出电压VGND，那么芯片上的“地”电位就被抬高了，高于0V。如图所示，当CMOS输出信号同时从低电平到高电平切换时，VCC上会观测到一个负电压的噪声，同时也会影响到GND，并有可能引起一个振荡。当输出信号从高电平到低电平切换时， GND上会观测到一个正电压的噪声，同时也会影响到VCC,并有可能引起一个振荡。

整理一下上面的问题：

电源完整性分析与去耦电容布局

随着芯片集成度的提高和电流需求的增加，电源完整性（Power Integrity, PI）成为电路设计中不可忽视的重要问题。以下是关于电源完整性问题的详细分析及去耦电容布局的优化建议：

1. 电源完整性问题分析

芯片集成度提高：

芯片内部晶体管数量增加，导致电源噪声在芯片内部传递。

晶体管状态转换时，会在公共电源节点上产生噪声。

时钟同步问题：

内部晶体管的工作由时钟同步，但由于延迟和不同步，部分晶体管的状态转换会导致电源噪声传播到其他门电路。

外部电源引脚：

外部电源引脚为内部晶体管提供公共电源节点，晶体管状态转换时会引起电源噪声。

2. 去耦电容的作用

去耦电容（Decoupling Capacitor）用于提供对电源噪声的短时、高频响应，维持稳定的电源电压。其主要作用包括：

降低电感效应：

电源线和地线的电感会导致电压降，去耦电容可以提供瞬时电流，抵消电感引起的电压降。

降低电源回路阻抗：

去耦电容在高频上具有较低的阻抗，降低电源回路的总阻抗，使电源更容易提供瞬时高频电流需求。

减小电压波动传播：

去耦电容靠近用电器件，减小电压波动的传播距离，确保用电器件获得稳定的电源电压。

最小化电源噪声影响：

去耦电容吸收电源线上的噪声，防止噪声传播到邻近电路，保持邻近电路的稳定性和性能。

3. 去耦电容布局优化

靠近用电器件：

去耦电容应尽可能靠近用电器件的电源引脚，以缩短电流路径，降低路径阻抗。

小封装和小容值电容：

小封装和小容值的电容在高频范围内具有更好的响应特性，能够更快地传输电流。

这些电容主要用于处理局部的高频噪声，应靠近电源管脚放置。

电流回路优化：

安装电容时，从焊盘拉出一段引线通过过孔与电源平面连接，接地端同样处理。

放置过孔的基本原则就是让这一环路面积最小，减小寄生电感。下图显示几种安装方法。

第一种方法从焊盘引出很长的线然后连接到过孔，这会引入很大的寄生电感，一定要避免这样做。

•第二种方法在焊盘二端打过孔，比第一种方法路面积小的多，寄生电感也较小，可以接受。

•第三种方法在焊盘侧面打孔，进一步减小了环路面积，寄生电感比第一个更小，是比较好的方法。

•第四种方法焊盘二侧面打孔，和第三种方法相比，电容的每端都是通过并联的过孔接入电源和地平面，比第三种的寄生电感还小，只要空间允许，尽量使用。

•最后一种方法在焊盘上直接打孔，寄生电感最小，但是PCB需要做塞孔处理，否则焊接会出现漏锡的情况。