电源设计技术实用资料点击免费获取>>
电子产品世界 » 论坛首页 » 综合技术 » ASIC设计过程中集成锁相环的设计难点分析

共1条 1/1 1 跳转至

ASIC设计过程中集成锁相环的设计难点分析

菜鸟
2005-12-13 19:36:00    评分
要在ASIC设计中加入锁相环(PLL),就要面对噪声和抖动等问题带来的挑战,本文从PLL的结构和工作原理入手,分析嵌入集成锁相环过程中的设计难点及其解决方案。 为了达到ASIC设计对时钟的要求,许多工程师都在他们的设计中加入了锁相环(PLL)。PLL有很多理想的特性,例如可以倍频、纠正时钟信号的占空比以及消除时钟在分布中产生的延迟等。这些特性使设计者们可以将价格便宜的低频晶振置于芯片外作为时钟源,然后通过在芯片中对该低频时钟源产生的信号进行倍频来得到任意更高频率的内部时钟信号。同时,通过加入PLL,设计者还可以将建立-保持时间窗与芯片时钟源的边沿对齐,并以此来控制建立-保持时间窗和输入时钟源与输出信号之间的延迟。 PLL的结构和功能看起来十分简单,但实际上却非常复杂,因而即使是最好的电路设计者也很难十分顺利地完成PLL的设计(图1)。现代ASIC的电源电压与其核心薄氧化器件的阀值电压相比余量有限,因而要在ASIC设计中加入PLL变得越来越困难。通常,包含PLL的ASIC器件不但要满足操作频率指标,还要保持电源电压的灵活性。但减小电源电压会使PLL的噪声性能下降。 对ASIC设计者而言,他们应该认识到PLL设计中潜在的那些会影响性能的因素,并且清楚怎样描述PLL的性能以及哪些因素会影响芯片的时间性能。有了这些认识之后,他们才能更正确地决定使用哪种PLL以及如何以最佳的方式将其集成到芯片设计中去。 PLL的结构和工作原理 要想正确地评价一个PLL的性能,首先必须了解其结构和工作原理。PLL的主要结构十分简单。它由一个鉴相器、一个充电泵、一个环路滤波器和一个压控振荡器(VCO)构成。PLL电路在启动时处于“失锁”状态,这时,VCO分频后的输出频率与参考信号的频率无关。 在PLL环路处于失锁状态时,参考时钟的上升沿与VCO输出时钟的上升沿之间存在一个相位差,这个相位差经过积分之后,反馈回来控制VCO的输出频率,使之向参考时钟的频率靠近,直到锁定。一旦PLL进入“锁定”状态,鉴相器检测出来的相位误差就接近0,因为此时VCO的频率和相位都与参考时钟的频率和相位对齐。鉴相器只对分频后的VCO输出信号与参考时钟进行比较,因而PLL的实际输出频率比参考频率高N倍。因此,PLL还可以实现倍频功能。 另外,在ASIC设计中,如果反馈路径上也存在时钟分布的话,PLL会将这个分布时钟信号也与参考信号对齐,这样就能够有效减小由时钟分布引起的延迟。 PLL的组成模块中可以包含不同数量的模拟电路和数字电路,甚至可以是全数字电路。但不论一个PLL是由模拟电路或是数字电路组成,它所实现的功能都是模拟的,即产生一个与参考时钟频率相同的时钟信号并使其相位与参考时钟对齐。但就象其他的模拟模块一样,PLL中的模块也很容易受噪声等模拟因素的影响。而且如今的ASIC又常常工作于一个十分苛刻的混合信号环境中,噪声在这种环境下几乎无法避免。因此,如果一个PLL不能很好地对噪声作出反应,那么它的输出时钟相位就可能与其理想值不符,产生一个时变的偏移。 这种输出时钟相位发生的时变的偏移通常被称做抖动。抖动会破坏建立时间,从而严重影响内部定时通道的工作。而且抖动还会影响片外接口,破坏其建立和保持时间,从而导致数据传输发生错误。 PLL的许多性能因素都会影响其设计(例如环路不稳定、可跟踪的频率范围不够、锁定问题以及静态相差等),其中最重要的和最难妥善处理的一项就是输出抖动。 在ASIC设计中,片内和片外的噪声源会产生电源噪声和基板噪声,这两种噪声与数据无关,而且二者都可能含有很宽范围的频率成分,包括低频成分。一般情况下,基板噪声中所含的低频成分没有电源噪声那么多,因为基板和电源电压之间不会产生很大的直流压降。但在最坏的条件下,PLL中的电源噪声和基板噪声电平分别可以达到电源额定电压的10%和5%。 基板噪声的确切值取决于芯片加工中所使用的基板的特性。为了降低死锁的风险,许多芯片在加工过程中都采用了将轻掺杂晶体用于与之同类的重掺杂基板上的工艺。但这种基板会在片上远距离传送基板噪声,因而就很难通过保护环和附加的基板抽头来消除噪声。 电源噪声和基板噪声都会引起VCO的输出信号发生频率变化,并使其相位也发生变化。这种相位变化会一个周期接一个周期地累积,直到噪声脉冲变弱或PLL将这种噪声引起的频率误差纠正过来。PLL纠正这种频率误差的速度受环路带宽限制。由于PLL中参考信号和输出信号之间的相位误差也会一个周期接一个周期地累积,所以低频的方波噪声信号会引起最严重的输出抖动。若PLL为欠阻尼,那么频率处于环路带宽附近的噪声所带来的抖动就会更严重。另外,如果输入参考信号发生抖动,而这个抖动的频率也位于环路带宽附近,那么 PLL会将这个抖动放大。当该PLL为欠阻尼时,这种情况尤为明显。 输出抖动的类型 测量输出抖动的方法有很多种,有的以绝对时间作参考,有的以另一个信号为参考,还有一种则是以输出时钟本身为参考。通过第一种方法测量出的抖动通常叫做绝对抖动或长期抖动,通过第二种方法测量出的抖动叫做跟踪抖动(当此处所指的另一个信号为参考信号时,这种抖动叫做输入到输出的抖动)。如果参考信号的周期性很好,没有抖动的话,那么输出信号的绝对抖动与跟踪抖动相等。抖动的第三种测量方法以输出时钟自己作为参考信号,通过这种方法测出的抖动叫循环抖动或周期抖动。周期抖动测量的是单个时钟周期内,或在几个时钟周期的时间宽度内,输出时钟的相位发生的时变偏移,后一种抖动叫做N周期抖动。 输出抖动可以用有效值或峰峰值表示。有效值抖动只能够描述一种应用,例如在少数时钟边缘上出现的时移大大超出了有效值定义的时候。峰峰值抖动则只用来描述不允许时移超过某绝对值的应用,例如在同步数字系统中,只有采用峰峰值抖动来描述输出抖动。因为对工作于这类系统中的芯片而言,如果在建立或保持时间内无法实现锁定,那么后面的一切功能都无法实现,这种后果将是灾难性的。 通过不同测量方式得到的抖动,其重要性也因PLL应用环境的不同而有所变化。一般来说,周期抖动对于所有PLL应用都很重要;跟踪抖动则在接口应用中比较重要(这时PLL的输出时钟用于驱动数据到另一个时钟域或从另一个时钟域中将数据采样出来);而长期抖动有时在涉及时钟倍频的应用中比较重要。 周期抖动中只测量单时钟周期内相位时变的偏移,而PLL中的相位误差会在多个时钟周期内累积。因此,由电源噪声和基板噪声引起的PLL跟踪抖动在累积后就有可能比周期抖动大好几倍。但是片上的时钟分布网络抗电源噪声和基板噪声的能力通常很弱,这又会引起附加抖动,从而导致周期抖动变大。如果PLL设计能够较好地利用这一特性,那么能观测到的跟踪抖动可能还不到周期抖动的3倍。 倍频PLL中,如果在每个参考信号周期的开始处,前一到两个输出周期时间内出现周期性的干扰,也会使周期抖动增大。这种干扰是由鉴相器的系统残留误差引起的。 要想正确地测量抖动是一件比较具有挑战性的工作。如果PLL的目标工作环境是一个有噪声的混合信号环境,那么就必须在一个与之相当的噪声环境下来测量抖动。在干净的低噪环境下,测量会得到一个优化的但容易对人们产生误导的抖动值。如果在PLL的模拟电源上加上人为噪声,并注意捕获结果最差时噪声的频率成分,那么我们会发现:对长期抖动和跟踪抖动而言,会造成最差噪声环境的信号是一种方波信号,其频率等于或低于环路带宽,大约只有PLL最小工作频率的二十分之一;对周期抖动而言,会造成最差噪声环境的信号也是一种方波,但这种方波的特点是其边缘变化时间小于PLL输出时钟的一个周期,并且其频率低于参考信号频率(但可以高于环路带宽)。 在进行任何抖动测量之前,首先应该测量电源噪声。只有表面贴装元件才能用于电源噪声耦合网络。尽管PLL会在电源上产生一个附加的高频噪声,但该噪声与PLL输出有关,因此在测量电源噪声时应将其忽略。 图2给出一个例子,例中在外加噪声的条件下,通过电路板的建立和可选芯片的建立描述了PLL的特性。将一个外部脉冲发生器和一个低频方波噪声结合起来,送入AVDD(PLL的模拟正电源)进行电源噪声测试,或送入AVDD和AVSS(PLL的模拟负电源)进行基板噪声测试。VSS决定了芯片的基板电位,因此将噪声同等地送入AVDD和AVSS等效于将噪声直接加在基板上。只要电源允许,那么对于任何电路板都可以通过重复以上操作得到其电源噪声特性,包括生产板在内。 周期抖动可以这样测量:将PLL的输出接入一个示波器,观察某时钟边缘与一周期后下一个相应时钟边缘之间的时移。跟踪抖动和长期抖动则可以这样测量:将PLL的参考输入也接入示波器,观察PLL输出信号的第一个边缘相对参考输入的时移。如果参考输入和PLL输出信号都通过相似的路径达到芯片外的示波器,就可以看到:与PLL无关的、时钟输出路径的周期抖动是可以消除的。周期抖动和跟踪抖动及长期抖动的测量都应该在参考时钟基本不含噪声的前提下进行。 作者: John G. Maneatis 总裁 True Circuits Inc. Maneatis博士 副主编 IEEE固体电路杂志



关键词: 设计     过程中     集成     锁相环     难点     分析     噪声     抖动    

共1条 1/1 1 跳转至

回复

匿名不能发帖!请先 [ 登陆 注册 ]