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Verilog HDL简介

菜鸟
2002-07-07 22:33:00    评分
Verilog HDL 是一种硬件描述语言,用于从算法级、门级到开关级的多 种抽象设计层次的 数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完 整的电子数字系统之 间。数字系统能够按层次描述,并可在相同描述中显式地进行时序建模 。 Verilog HDL 语言具有下述描述能力:设计的行为特性、设计的数据流 特性、设计的结构 组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这 些都使用同一种建模 语言。此外,Verilog HDL 语言提供了编程语言接口,通过该接口可以 在模拟、验证期间从设 计外部访问设计,包括模拟的具体控制和运行。 Verilog HDL 语言不仅定义了语法,而且对每个语法结构都定义了清晰 的模拟、仿真语义。 因此,用这种语言编写的模型能够使用Ve r i l o g 仿真器进行验证 。语言从C 编程语言中继承了多 种操作符和结构。Verilog HDL 提供了扩展的建模能力,其中许多扩展 最初很难理解。但是, Verilog HDL 语言的核心子集非常易于学习和使用,这对大多数建模应 用来说已经足够。当然, 完整的硬件描述语言足以对从最复杂的芯片到Verilog HDL 语言最初是于1 9 8 3 年由Gateway Design Automation 公司为其模拟器产品开 发的硬件建模语言。那时它只是一种专用语言。由于他们的模拟、仿真 器产品的广泛使用, Verilog HDL 作为一种便于使用且实用的语言逐渐为众多设计者所接受 。在一次努力增加语言 普及性的活动中,Verilog HDL 语言于1 9 9 0 年被推向公众领域。O pen Verilog International (O V I )是促进Ve r i l o g 发展的国际性组织。1 9 9 2 年,O V I 决定致力于推广Verilog OVI 标准成为 I E E E 标准。这一努力最后获得成功,Verilog 语言于1 9 9 5 年成 为I E E E 标准,称为IEEE Std 1 3 6 4 -1 9 9 5 。完整的标准在Ve r i l o g 硬件描述语言参考 手册中有详细描述。 下面列出的是Ve r i l o g 硬件描述语言的主要能力: · 基本逻辑门,例如a n d 、o r 和n a n d 等都内置在语言中。 · 用户定义原语(U D P )创建的灵活性。用户定义的原语既可以是 组合逻辑原语,也可以 是时序逻辑原语。 · 开关级基本结构模型,例如p m o s 和n m o s 等也被内置在语言 中。 Gateway Design Automation 公司后来被Cadence Design Systems 公 司收购。 -- 他望了她一眼,她对他回眸一笑,生命突然苏醒...



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