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哪如果要时序仿真得自己另外下载modesim做么？【FPGA/CPLD】站的高尿的远\|浏览：1998\|回复：2\| taksonwelson 2016-01-14 10:39:33
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请问各位，串口通信中波特率发生模块计数器设置，若为9600传输速率是不是设置成系统时钟/9600*2 呢？【FPGA/CPLD】站的高尿的远\|浏览：3099\|回复：5\| taksonwelson 2016-01-14 10:38:48
输入信号经过64个时钟延迟，再与输入数据进行叠加【FPGA/CPLD】钟离紫星\|浏览：2958\|回复：3\| taksonwelson 2016-01-14 10:38:07
MODELSIM仿真提示already declared in this scope 【FPGA/CPLD】 duxvfeng\|浏览：5295\|回复：3\| taksonwelson 2016-01-14 10:35:46
一个近一年了都没人来帮助解答的问题【FPGA/CPLD】站的高尿的远\|浏览：2349\|回复：4\| taksonwelson 2016-01-14 10:33:08
初学CPLD，请教！【FPGA/CPLD】站的高尿的远\|浏览：3225\|回复：3\| taksonwelson 2016-01-14 10:31:25
DIY自己的DM642EVM 【DSP系统】 zhuzai\|浏览：2118\|回复：1\| gongquan56 2016-01-11 10:00:02
如何学习DSP 【DSP系统】 wangjinquan\|浏览：1808\|回复：1\| jackwang 2016-01-08 15:37:39
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5509A程序运行时断开与仿真器连接【DSP系统】陌上花开olo\|浏览：2323\|回复：0\| 陌上花开olo 2016-01-02 16:54:22
开发板屏幕问题【FPGA/CPLD】笑花\|浏览：2833\|回复：6\| jobs 2015-12-28 20:16:32
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用synplify综合Xilinx的core后为什么在Technology view中看不到相应的模块？【FPGA/CPLD】 becoll\|浏览：10611\|回复：4\| lulu08171537 2015-12-17 18:26:03
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