CPLD VHDL 如何在一个时钟周期的低电平期间产生多个脉冲？-电子产品世界论坛

共1条 1/1 1 跳转至页

CPLD VHDL 如何在一个时钟周期的低电平期间产生多个脉冲？

菜鸟

2015-11-20 14:05:45 打赏

CPLD VHDL中一般都是在有高频时钟输入时，用计数的方式产生分频信号，我现在是要一个频率约为2HZ时钟信号的低电平期间产生多个脉冲，比如2000个，有点类似于单片机中低电平片选信号有效后就输出多个脉冲一样，如何实现? 急求高人指点？

关键词： CPLD VHDL

共1条 1/1 1 跳转至页

打赏帖
【我要开发板】4.传感器移植被打赏50分
STM32WBA55ADC采集电池电压任务2被打赏1分
【STM32WBA55CG开发板评测】8、蓝牙键盘被打赏50分
【STM32WBA55CG开发板】基于BLE双色温台灯并通过按键上报电池电压及电流-成果贴被打赏100分
【换取手持数字示波器】GD32VF103（RISC-V）RT-thread函数栈回溯工具使用被打赏33分
【Mini-F5265-OB】硬件SPI驱动ST7735OLED屏被打赏35分
【换取手持数字示波器】CAN基础通信-Loopback模式被打赏29分
【换取手持数字示波器】IIC读取总线设备地址被打赏25分
【换取手持数字示波器】GD32VF103（RISC-V）RT-thread内核移植代码解析被打赏29分
【换取手持数字示波器】GD32VF103 CoreMark跑分试验被打赏18分