CPLD VHDL 如何在一个时钟周期的低电平期间产生多个脉冲？-电子产品世界论坛

共1条 1/1 1 跳转至页

CPLD VHDL 如何在一个时钟周期的低电平期间产生多个脉冲？

菜鸟

2015-11-20 14:05:45 打赏

CPLD VHDL中一般都是在有高频时钟输入时，用计数的方式产生分频信号，我现在是要一个频率约为2HZ时钟信号的低电平期间产生多个脉冲，比如2000个，有点类似于单片机中低电平片选信号有效后就输出多个脉冲一样，如何实现? 急求高人指点？

关键词： CPLD VHDL

共1条 1/1 1 跳转至页

打赏帖
vscode+cmake搭建雅特力AT32L021开发环境被打赏30分
【换取逻辑分析仪】自制底板并驱动ArduinoNanoRP2040ConnectLCD扩展板被打赏47分
【分享评测，赢取加热台】RISC-V GCC 内嵌汇编使用被打赏38分
【换取逻辑分析仪】-基于ADI单片机MAX78000的简易MP3音乐播放器被打赏48分
我想要一部加热台+树莓派PICO驱动AHT10被打赏38分
【换取逻辑分析仪】-硬件SPI驱动OLED屏幕被打赏36分
换逻辑分析仪+上下拉与多路选择器被打赏29分
Let'sdo第3期任务合集被打赏50分
换逻辑分析仪+Verilog三态门被打赏27分
换逻辑分析仪+Verilog多输出门被打赏24分