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FPGA - PlanAhead

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ISE+Planahead Virtex5 FPGA部分可重构流程示例【FPGA/CPLD】 littleshrlmp\|浏览：1810\|回复：1\| vaioshop 2017-06-27 21:38:02
我在PlanAhead中绘制Pblock的时候为什么出现一些粗的线，这些线是什么意思？【FPGA/CPLD】阿苍\|浏览：2941\|回复：2\| 阿苍 2014-05-23 08:53:10
FPGA顶模块调用的子模块比较多时，是在XPS里生成顶模块IP么？可以在planahead里将我的FPGA代码放在system_slut.v下面作为它的子模块么【FPGA/CPLD】 simonmao8385\|浏览：3493\|回复：5\| 可爱女孩89 2014-03-12 16:52:43

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