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全部| 精华| 求助| 下载
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看看这几个语句
lzp961|浏览：699|回复：3| 南望 2022-01-09 23:40:35
关于Verilog HDL中的赋值语句
271303204|浏览：6433|回复：3| zxopenljx 2020-05-04 14:50:07
Verilog可综合的循环语句
同煮山川|浏览：1722|回复：5| zxopenljx 2020-04-01 16:19:00
怎样理解下面的if嵌套语句
bajuntu|浏览：753|回复：0| bajuntu 2019-07-28 09:46:56
verilog 不可综合语句
ZZzz163|浏览：1339|回复：0| ZZzz163 2017-06-29 15:28:40
在多个always语句中对同一个变量进行赋值，结果无法综合。求教该怎么修改
shamuye|浏览：2993|回复：2| shamuye 2015-05-19 15:46:28
vhdl 过程语句
hxing|浏览：3143|回复：3| hxing 2013-08-20 16:22:03
FPGA笔记：for语句的使用(verilog)
shun333|浏览：11540|回复：9| fox7xjw 2013-07-01 20:56:17
if语句优化的问题
zhaoxiaorui|浏览：3144|回复：4| TanChen 2013-01-31 13:44:41
verilog设计经验总结
bobgeng|浏览：2701|回复：3| jxg27cool 2012-03-08 14:22:12
[精华] 关于verilog中for循环语句的一些思考
271303204|浏览：24636|回复：10| jxg27cool 2012-03-08 13:45:58
语句问题
站的高尿的远|浏览：2807|回复：4| huxiaokai2005 2012-02-21 15:16:46
verilog设计的一点经验
tingzi|浏览：4475|回复：8| glxxgl 2011-07-23 19:36:32
assign crc_tmp = {crc[13:0], 1'b0};这个赋值语句是怎么回事啊。
clumsydonkey|浏览：3419|回复：4| clumsydonkey 2010-05-07 00:14:10
关于Verilog HDL中的赋值语句
271303204|浏览：2967|回复：0| 271303204 2009-03-27 15:26:00
quartusII7.2中的case语句使用问题
叮叮当当|浏览：3425|回复：0| 叮叮当当 2008-01-23 13:35:47
第7章 数据流模型化
yzlhccdec|浏览：4065|回复：2| 2007-04-27 03:09:00
VHDL学习笔记
叮叮当当|浏览：14414|回复：5| 2007-04-26 22:50:00
初学者请教:如何用vhdl元件例化语句 编写四位二进制加计数器
cyf5172004|浏览：4171|回复：0| 2005-11-23 03:13:00
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