在verilog中，for循环语句变量的增加并不是如C中的那样循环计算，他们表示的是逻辑电路的硬件行为。也就是说，循环几次，就意味着几个相同的电路单元的出现。
我的这点理解不知道对不对，请各位高手指教.........
关于verilog中for循环语句的一些思考
4楼
楼主正解。在Verilog综合时，for语句会被展开，也就是逻辑块的复制。楼主可以写一个简单的程序，然后综合看看RTL图，就可以理解。
所以在Verilog综合时，for语句是要谨慎使用的。
所以在Verilog综合时，for语句是要谨慎使用的。
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