VHDL 與VERILOG的比較！-电子产品世界论坛

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VHDL 與VERILOG的比較！

工程师

2008-06-17 17:22:14 打赏

VHDL難學, 語法嚴謹, 學習時間長, 一不小心編譯器老給警告. 但是一旦編譯器通過, 錯誤機率降低很多。
Verilog易學, 語法寬鬆, 學習曲線, 編譯器容易通過. 但是編譯器通過並不代表沒錯誤。
VHDL比較多用在學校, 工業界還是用Verilog多。

关键词： VERILOG 比較

菜鸟

2008-06-17 18:15:37 打赏

2楼

恩,是这样的!

助工

2011-06-07 13:10:11 打赏

3楼

为什么会这样？！不知道国外或者台湾香港的大学是不是也是以VHDL为主，工业以verilog为主？

菜鸟

2011-11-02 18:56:25 打赏

4楼

还是学习Verilog 吧早晚要进社会何必呢

专家

2022-08-14 16:16:39 打赏

5楼

是这样的!

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