我用modelsim 6.0 se 仿真,用向导生成了个testbench的Verilog文件,可是这个文件怎么不能在modelsim里面编辑?
具体步骤是:
先建立一个空白的文本文件,然后creat testbench,然后选定相应库里的待测试的文件,然后用的默认设置,最后完成。
右下角状态是 ,并且产生的这个.v文件不能在modelsim里面编辑。
问题应该就出在这个read的状态上,请问这个该怎么解决?
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