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初学modelsim 6.0 se遇到的一个问题，急求解决

letfly
菜鸟
2010-05-06 10:32:11     打赏

我用modelsim 6.0 se 仿真，用向导生成了个testbench的Verilog文件，可是这个文件怎么不能在modelsim里面编辑？

具体步骤是：

先建立一个空白的文本文件，然后creat testbench，然后选定相应库里的待测试的文件，然后用的默认设置，最后完成。

右下角状态是 ，并且产生的这个.v文件不能在modelsim里面编辑。

问题应该就出在这个read的状态上，请问这个该怎么解决？

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关键词： 初学     modelsim     遇到     一个     问题     急求     解    

jackwang
院士
2010-05-06 10:45:31     打赏
2楼

等等看，高手马上就来~


评论
Jason_Zhang
高工
2010-05-06 11:22:52     打赏
3楼
我基本都不在Modelsim里直接建立文件，推荐用外部编辑器，如UltraEdit，很方便。然后自己写do脚本进行仿真

评论
cgh996
菜鸟
2010-05-06 13:31:54     打赏
4楼
不要在Modelsim里直接建立文件 可能就可以解决了

评论
letfly
菜鸟
2010-05-06 16:47:13     打赏
5楼

恩，也只有这样了


评论
MatchPoint
菜鸟
2010-07-22 21:19:41     打赏
6楼

受教了


评论
suwon
菜鸟
2010-07-30 15:28:42     打赏
7楼
还有这种事。刚学要注意点了

评论
jiangnanyu
菜鸟
2010-08-25 17:51:10     打赏
8楼
DDDDDDDDDDDDD

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