我用modelsim 6.0 se 仿真，用向导生成了个testbench的Verilog文件，可是这个文件怎么不能在modelsim里面编辑？
具体步骤是：
先建立一个空白的文本文件，然后creat testbench，然后选定相应库里的待测试的文件，然后用的默认设置，最后完成。
右下角状态是 
，并且产生的这个.v文件不能在modelsim里面编辑。
问题应该就出在这个read的状态上，请问这个该怎么解决？
共8条
1/1 1 跳转至页
初学modelsim 6.0 se遇到的一个问题，急求解决
3楼
我基本都不在Modelsim里直接建立文件，推荐用外部编辑器，如UltraEdit，很方便。然后自己写do脚本进行仿真
共8条
1/1 1 跳转至页
回复
 我要赚赏金打赏帖 |
|
|---|---|
| 【S32K3XX】LPSPI参数配置说明被打赏￥21元 | |
| 在WT9932C61-TINY上实现超声波测距被打赏￥22元 | |
| 基于WT9932C61-TINY的环境构建及OLED屏驱动测试被打赏￥20元 | |
| 【S32K3XX】Core-to-Core 中断使用被打赏￥21元 | |
| 「AI编程记录--含源码」用一晚上的时间写一个esp32的示波器被打赏￥19元 | |
| STM32C0116DK开发探索记（3）被打赏￥30元 | |
| STM32C0116DK开发探索记（2）被打赏￥24元 | |
| STM32C0116DK开发探索记（1）被打赏￥29元 | |
| 谨防极海G32M3101电机评估板易跌落的陷阱被打赏￥24元 | |
| 【全网首拆】M5STACK ATOM系列开发板拆解 / AtomS3R-CAM摄像头更换方法(提高10倍像素)被打赏￥26元 | |
STM32
MCU
通讯及无线技术
物联网技术
电子DIY
板卡试用
基础知识
软件与操作系统
我爱生活
小e食堂
