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让您的下一个FPGA设计开启新的生产力时代


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赛灵思ISE12设计套件有望成为近十年来最受欢迎的产品， 帮助您实现融合了无数障碍的、极具挑战的设计目标！你不仅要努力实现更高的性能指标，利用更先进的FPGA架构，并遵守更严格的功耗预算，而且还要满足紧缩得更短的开发进度。 “少花钱多办事”或者“事半功倍”已经成为驱动当今FPGA设计流程发展的主题。

赛灵思ISE 12设计套件是针对Virtex-6和Spartan-6 FPGA 而推出的生产力优化的工具套件，在FPGA设计最关注的三个关键领域实现了创新： 功耗降低，生产力提高和性能提升。通过此次研讨会， 与会者将可以了解这三大关键领域技术创新的主要成就及相关进展情况， 同时还将了解下一代局部重配置设计流程将如何帮助设计人员缩小产品尺寸，降低成本，以及设计的总体功耗。

与会者将了解到：

如何利用ISE 12设计套件所拥有的最新自动智能时钟门控技术减少高达30％的动态功耗
如何利用高级设计保存功能功能通过可重复使用的时序结果快速实现设计时许收敛，从而加快整个设计进程
如何利用ISE 12 设计套件中全面优化的布局与路线和合成算法提高QoR， 并显着降低合成及实施的时间。