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电子产品世界 » 论坛首页 » 企业专区 » Xilinx » 状态机的相关问题，懂得留步，呵呵

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只为吸引你
菜鸟
2011-04-13 11:30:11     打赏
11楼
我是看了VHDL中有在组合逻辑中那么写“<=”的。以后不会了。呵呵。
首先，我第二种写法（clk or reset ）的这种，仿真时并不是没加激励信号。加了，仿真通过了。
其次，第一种写法（counter or reset or data ）这种写法，仿真时也加激励信号了，不过只加了clk的，然后没通过。我不明白的是：是不是要在testbench中，也加入counter和data的激励信号，才能通过啊？

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只为吸引你
菜鸟
2011-04-13 11:34:02     打赏
12楼
10+个吧，我已经习惯了这样写了，你说的那种，我看着很别扭。呵呵。一人一个习惯吧。

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只为吸引你
菜鸟
2011-04-13 11:38:59     打赏
13楼
恩，恩，是啊，就是你说的那样。就是第一种写法时，在写测试程序时，一样要加入counter 和 reset和 data的测试激励呗？？？。我没加，然后没通过，但是烧到板子上却能运行的缘故～～～～～

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dreamjsc
工程师
2011-04-13 18:23:15     打赏
14楼

仿真激励还是建议用testbench写，学起来不难，有很多函数，控制起来方便！


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只为吸引你
菜鸟
2011-04-18 22:31:35     打赏
15楼
恩,谢谢了.一定要学的.呵呵

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impw
菜鸟
2011-05-01 23:55:14     打赏
16楼

楼主，你的第一种写法是废的。建议你看下RTL View，估计你会发现你写出来的只是组合逻辑


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wy0110
助工
2012-02-05 10:33:00     打赏
17楼

没有 end 就会继续向下执行
两者没有区别

做单片机的乱说


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