实验名称:实现一个FIFO(先进先出存储器)控制器,将一片普通RAM用作FIFO存储器
完成功能:制作一个FIFO(先进先出存储器)控制器,内部有两个独立的地址指针(读地址和写地址),可以允许数据顺序存入和顺序读出,CPLD将向普通RAM发送地址信号和读写控制信号,并向外设提供读写允许信号。
之前在课堂上学过verilog硬件描述语言,想通过贵网站的DIY活动实现这个实验,能熟练掌握CPLD对各种外设、总线的操作。
有奖活动 | |
---|---|
【有奖活动——B站互动赢积分】活动开启啦! | |
【有奖活动】分享技术经验,兑换京东卡 | |
话不多说,快进群! | |
请大声喊出:我要开发板! | |
【有奖活动】EEPW网站征稿正在进行时,欢迎踊跃投稿啦 | |
奖!发布技术笔记,技术评测贴换取您心仪的礼品 | |
打赏了!打赏了!打赏了! |