实验名称：实现一个FIFO(先进先出存储器)控制器，将一片普通RAM用作FIFO存储器
完成功能：制作一个FIFO(先进先出存储器)控制器，内部有两个独立的地址指针（读地址和写地址），可以允许数据顺序存入和顺序读出，CPLD将向普通RAM发送地址信号和读写控制信号，并向外设提供读写允许信号。
之前在课堂上学过verilog硬件描述语言，想通过贵网站的DIY活动实现这个实验，能熟练掌握CPLD对各种外设、总线的操作。
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