如何用VerilogHDL表述器件和逻辑？

院士

2014-04-25 22:02:58 打赏

昨天讲到：VerilogHDL建模就是对器件、连线及其关系的描述。

请问老师一个比较“入门”的问题：如果由一个非门在前和一个与门在后组成的电路，如何用VerilogHDL来描述；再就是如逻辑表达式Y=（A+B）orC,能否也用VerilogHDL来表示？

谢谢。

关键词： FPGA 学习交流提问

菜鸟

2014-04-26 10:23:11 打赏

2楼

assign Y = (A^B) | C;

或者直接例化逻辑门，A、B作为异或输入，输出和C接或门输入，或门输出就是Y。

院士

2014-04-26 21:32:28 打赏

3楼

谢谢回复讲解。

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