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小白问verilog程序应该怎么写好呢？

dasdzxc
菜鸟
2017-06-26 16:43:41     打赏
刚开始学习FPGA，看了几家推出的视频教程，各有风格，实在无所适从；锆石科技写的程序好像都是对每一个信号进行先时序、后组合逻辑，而开源骚客全篇都是对每一个信号进行时序逻辑编写；请问大神，这有什么区别，为什么要这样写，谢谢了！
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孑然儿
助工
2017-06-26 16:46:57     打赏
2楼
HDL语言不是编写程序的，只是硬件电路的语言化，用来描述电路的，重在数字电路在脑子中的模型化。不要束缚于语言。

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